ARQUITETURA DE COMPUTADORES

AULA_24
 ARQUITETURA DE COMPUTADORES

CPU´s MODERNAS ACESSO A

MEMORIA
UNIFORME
AMBIENTE MULTIPROCESSADO (UMA)

MEMORIA GARGALO
CPU1

CPU2

..........
CPUN
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CPU´s MODERNAS ACESSO A

MEMORIA
UNIFORME
AMBIENTE MULTIPROCESSADO (UMA)
MEMORIA COM TEMPO DE
ACESSO MENOR, PARA
REGISTRAR OS ACESSOS
RECENTES FEITOS PELA CPU PARA
MEMORIA MINIZAR O
GARGALO
CPU1 MEM CACHE
1

CPU2 MEM CACHE

2

..........
CPU3 MEM CACHE
3
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CPU´s MODERNAS

CACHE
BARRAMENTO DE

CPU BARRAMENTO DE
ENDEREÇOS
ENDEREÇOS
MEMORIA
BARRAMENTO DE DADOS CACHE BARRAMENTO DE DADOS
BARRAMENTO DE CONTROLE
BARRAMENTO DE CONTROLE
(ESTATICA) (DINAMICA)
D Q
CLK

MEMORIA
PEQUENA E MEMORIA
RAPIDA GRANDE E
LENTA

CACHE: MANTEM AS INSTRUÇÕES E DADOS MAIS

RECENTEMENTE USADOS PELA CPU
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CPU´s MODERNAS

MEMORIA DINAMICA

CACHE (MEMORIA ESTATICA)

CONTROLADOR ENDERECO DADO

MEMORIA
ENDEREÇOS DADOS

DIRETORIO
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ACESSO
LENTO
CPU’s MODERNAS

CACHE MISS 2 MEM

CPU ENDEREÇO ?CONTROLADOR ENDEREÇO

1 MEMORIA
ENDEREÇOS DADOS
NÃO 3
4 ENDEREÇO DADO
DADO
DADO
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CPU´s MODERNAS ACESSO

RAPIDO

CACHE HIT

CPU ENDEREÇO ?CONTROLADOR MEMORIA

1
MEMORIA
ENDEREÇOS DADOS
(DINAMICA)
SIM
2 ENDEREÇO DADO

DADO
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CPU´s MODERNAS ACESSO EM

RAJADA
PRINCIPIO DA LOCALIDADE
EXEMPLIFICANDO...
LOCALIDADE ESPACIAL
END. X+10 APONTADO.
END. MEMORIA
END. X+11 MUITO X
PROVAVELMENTE SERÁ
APONTADO EM FUTURO
PROXIMO. X+10
X+11
LOCALIDADE TEMPORAL
END. X JÁ FOI APONTADO,
PROVAVELMENTE ELE SERÁ
APONTADO NOVAMENTE EM
FUTURO PROXIMO
O PRINCIPIO DA LOCALIDADE FAZ COM QUE A CACHE SEJA EFICIENTE
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TRANSFERENCIA EM RAJADA

CPU´s MODERNAS (LOCALIDADE ESPACIAL)

LINHA
CACHE MEM
ENDEREÇO
CONTROLADOR
MEMORIA LINHA
ENDEREÇOS DADOS END´s CONSECUTIVOS

END. LINHA LINHA DADO

LINHA: UNIDADE DE TRANSFERENCIA DE DADOS

ENTRE A MEMORIA CACHE (EM GERAL SRAM) E
MEMORIA PRINCIPAL (EM GERAL DDR)
LINHA NO I7 : 64 BYTES
LINHA NO PENTIUM : 128 BYTES
LINHA NO 486 : 16 BYTES
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CPU´s MODERNAS

OPERAÇÕES BASICAS COM O CACHE

DESCARREGAR O CONTEUDO DA
MEMORIA CACHE NA MEMORIA
PRINCIPAL
LEITURA HIT
LEITURA MISS
FLUSH
ESCRITA HIT
ESCRITA MISS
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CPU´s MODERNAS

ATUALIZAÇÃO DA MEMORIA PRINCIPAL

DADO ENVIADO PELA CPU É
POLITICAS: ESCRITO NA CACHE E NA MEMORIA
PRINCIPAL LENTAMENTE

1. WRITE THROUGH DADO ENVIADO PELA CPU É

ESCRITA LENTA ESCRITO NA CACHE E NO BUFFER
RAPIDAMENTE. DEPOIS ELE É
CACHE
CPU MEM ESCRITO LENTAMENTE NA MEMORIA
PRINCIPAL

2.BUFFERED WRITE THROUGH DADO ENVIADO PELA

ESCRITA RAPIDA CPU É ESCRITO NA CACHE

CPU CACHE BUFFER MEM RAPIDAMENTE

ESCRITA LENTA

3. WRITE BACK
ESCRITA RAPIDA
CPU CACHE MEM
ESCRITA LENTA
(SÓ QUANDO FOR NECESSARIO)
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CPU´s MODERNAS

ORGANIZAÇÃO DA CACHE

1. COMPLETAMENTE ASSOCIATIVO
2. MAPEAMENTO DIRETO
3. GRUPO ASSOCIATIVO
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CPU´s MODERNAS
CACHE COMPLETAMENTE ASSOCIATIVO

V(VALIDO)
SE V=1 NESTE ENDEREÇO DA CACHE
EXISTE UMA INFORMAÇÃO
VALIDA
ENDEREÇO LINHA
SE V=0 ESTE ENDEREÇO DA CACHE
ESTA LIVRE PARA SER ESCRITO

CONTROLADOR
MEMORIA
ENDEREÇOS DADOS
V
ENDEREÇOS DO
CACHE 1 ENDEREÇO 1 LINHA

VANTAGEM: ENDEREÇO DE MEMORIA PODE SER

ARMAZENADO EM QUALQUER ENDEREÇO DA MEMORIA CACHE

DESVANTAGEM: O CONTROLADOR PARA VERIFICAR SE UM

ENDEREÇO DE MEMORIA ESTÁ NA CACHE, TEM QUE VARRER
TODOS OS ENDEREÇOS DA MEMORIA CACHE ( MUITO TEMPO
DESPERDIÇADO, O QUE PODE INVIABILIZAR O USO DA CACHE)
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CPU’s MODERNAS
EXEMPLO: CACHE COMPLETAMENTE ASSOCIATIVO
0ABD 03A22113BCC4AA76D3578A32E1AC24DD

ENDEREÇO LINHA

CONTROLADOR
MEMORIA
ENDEREÇOS DADOS
V
00

01 1
0ABD 1
03A22113BCC4AA76D3578A32E1AC24DD

02
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CPU´s MODERNAS

MAPEAMENTO ENDEREÇO LINHA

DIRETO
TAG END.

CONTROLADOR
MEMORIA
ENDEREÇOS DADOS
ENDEREÇOS V
DO CACHE
1 TAG 1 LINHA

VANTAGEM: O CONTROLADOR, COM UMA ÚNICA LEITURA DA MEMORIA

CACHE, CONSEGUE SABER SE UM ENDEREÇO DE MEMORIA ESTÁ
RESIDENTE NA CACHE
DESVANTAGEM: ENDEREÇOS DE MEMORIA COM MESMA TERMINAÇÃO
NÃO PODEM RESIDIR SIMULTANEAMENTE NA CACHE
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CPU’s MODERNAS
EXEMPLO : CACHE MAPEAMENTO DIRETO

0ABD 03A22113BCC4AA76D3578A32E1AC24DD

ENDEREÇO LINHA

CONTROLADOR
MEMORIA
ENDEREÇOS DADOS
V
00
01

02

BD 1 0A 03A22113BCC4AA76D3578A32E1AC24DD
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CPU´s MODERNAS
GRUPO ASSOCIATIVO (ORGANIZAÇÃO MAIS UTILIZADA)

ESTE BLOCO É REPLICADO VARIAS VEZES

CONTROLADOR
MEMORIA
END DADOS END DADOS END DADOS
V V V
...
1 TAG LINHA

ALGUNS ENDEREÇOS COM A MESMA TERMINAÇÃO PODEM

RESIDIR, AO MESMO TEMPO NA CACHE.
O CONTROLADOR, COM VARIAS LEITURAS AO MESMO TEMPO
DA MEMORIA CACHE, CONSEGUE SABER SE UM ENDEREÇO DE
MEMORIA ESTÁ, OU NÃO RESIDENTE NA CACHE
EXERCICIO 39 – CONT. ARQUITETURA DE COMPUTADORES
SABENDO QUE:
- A CPU BUSCA PARA O SEU CACHE UMA LINHA ( 16 BYTES DE ENDEREÇOS CONSECUTIVOS , COM END.
INICIAL MULTIPLO DE 16).
- O CACHE TEM ASSOCIATIVIDADE DE 4, CADA GRUPO COM 128 ENDEREÇOS.
-EM CADA ENDEREÇO É ARMAZENADO UM BIT DE VALIDAÇÃO, BITS DE TAG E BITS DE LINHA.

-PEDE-SE:
-OS ENDEREÇOS DA MEMORIA CACHE E OS SEUS RESPECTIVOS CONTEUDOS QUE FORAM UTILIZADOS
DURANTE A EXECUÇÃO DOS PROGRAMAS ABAIXO.
PROGR.1 PROGR.2
CS:0001H DS:0000H CS:0001H DS:0000H
10H MOV AL,02H 10H MOV AL,03H
MOV [0001H],AL MOV [0004H],AL
MOV BL,[0002H] MOV BL,[0005H]
ADD BL,03H ADD BL,03H
JP NC 02H JP NC 02H
INC CX INC CX
INT 21H INT 21H
GRUPO ASSOCIATIVO (ORGANIZAÇÃO MAIS UTILIZADA)
CONTROLADOR
MEMORIA
V END DADOS V END DADOS V END DADOS
...
1 TAG LINHA
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EXERCICIO 39 – CONT. SOLUÇÃO

RESUMO PROGRAMA_1
END. FISICO CODIGO PR_1
1A LINHA(CODIGO): 04000510 A 0400051F
INIC. 04000000 + 510 = 04000510
2A LINHA(DADOS): 04000600 A 0400060F
FIM 04000000 + 523 = 04000523
3A LINHA(CODIGO): 04000520 A 0400052F
END. FISICO DADOS PR_1
PROGRAMA_2
1O . 04000000 + 601= 04000601
1A LINHA(CODIGO): 03201510 A 0320151F
2O . 04000000 + 602= 04000602 2A A LINHA(DADOS): 03201600 A 0320160F
END. FISICO CODIGO PR_2
INIC. 032010000 + 510 = 03201510 3A LINHA(CODIGO): 03201520 A 0320152F
FIM 03201000 + 523 = 03201523 USADOS 2 BLOCOS DA ASSOCIATIVIDADE 4

END. FISDADOS PR_2 CACHE CACHE

1O . 03201000 + 603= 03201603 ------------ ------------
2O . 03201000 + 604= 03201604 040000 032010
51 --------------
51 --------------
------------- -------------
52 040000 52 032010
-------------- --------------
------------- -------------
60 04000 60
0 03201 0
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ACESSO A
CPU´S MODERNAS MEMORIA
UNIFORME

AMBIENTE MULTIPROCESSADO (UMA)

PROTOCOLO DE
COERENCIA DE
CACHE
GARGALO
MEMORIA UM POUCO
MENOR
CPU1 CACHE1

CPU2 CACHE2

..........
CPUN CACHEN