ARQUITETURA DE COMPUTADORES

AULA_23
 ARQUITETURA DE COMPUTADORES

EVOLUÇÃO DAS CPU´s – INTEL

8080
8088
8086
80286
80386
80486
PENTIUM
PENTIUM II
PENTIUM III
PENTIUM 4
PENTIUM 4 HT
DUAL CORE
CORE2 DUO
CORE2 QUAD
I7 ...................
CPU 8080 ARQUITETURA DE COMPUTADORES

16 MEM
CPU B. END
B. CONTR.
8
B. DADOS
INT

PIC .... E/S

CONTROLADOR DE
INTERRUPÇÃO PROGRAMAVEL
NO PROJETO DO FILTRO
DIGITAL FOI FEITO
UM MINI CONTROLADOR
DE INTERRUPÇÃO
CPU 8088 ARQUITETURA DE COMPUTADORES

AUMENTO
DO BARRAMENTO
DE ENDEREÇOS
20
CPU8088 B BE
MEM
BC

8
U
S
BD
UNID. BUSCA I
PILHA N
T CO –PROC
E INT
PIC ARITMETICO
R
F
UNID. EXEC.
POR EXEMPLO:
PIPELINE OPERAÇÕES EM
DENTRO DA PONTO FLUTUANTE
CPU
CPU 8086 ARQUITETURA DE COMPUTADORES

AUMENTO
DO BARRAMENTO
DE DADOS

20 MEM MEM
CPU8086 B BE
BC
U
S 16
BD
UNID. BUSCA I
PILHA N
T
E INT
PIC CO –PROC
R ARITMETICO
F
UNID. EXEC.
CPU:8086 ARQUITETURA DE COMPUTADORES

SINAL BHE (BYTE HIGH ENABLE)

SELECIONA BYTE
WORD OU BYTE DENTRO DE WORD
TRAFEGANDO
CLK RESET
AO: BYTE – SIGNIFIC.
BHE: BYTE + SIGNIFIC.
20
B.ENDEREÇO A0

B.DADOS 16
NMI SINAIS DE INTERRUPÇÃO 16 BITS
INT INT
INTA
HOLD SINAIS DE ACESSO AO BUS
ACESSO BUS HLDA
LOCK
RD USO DO BUS
WR

USO BUS
M/#IO
BHE
READY
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(MODOS DE ENDEREÇAMENTO)
MODOS DE ENDEREÇAMENTO DE MEMORIA DE PROGRAMA
- RELATIVO , DIRETO, INDIRETO
MODOS DE ENDEREÇAMENTO DE MEMORIA DE DADOS
-IMEDIATO, DIRETO, DIRETO INDEXADO, IMPLICITO

PROGRAMA EXEMPLOS
RELATIVO JZ 03
DIRETO JP 0A23:0112 SI E DI UTILIZADOS
IMPLICITAMENTE
INDIRETO JP [BX]
DADOS
IMEDIATO MOV AL, 04
DIRETO MOV AL, [1432]
DIRETO INDEXADO MOV AL, [SI] [1432]
RELATIVO A BASE MOV AL, [BX] [SI] [1432]
IMPLICITO MOVSB
PILHA PUSH AX
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PASSAGEM CPU “PRÉ - MODERNA” PARA “MODERNA”

CPU CPU
PRE -MODERNA MODERNA
MAIS DETALHES
NA PROXIMA
DISCIPLINA

SÓ INTRODUÇÃO A :

MEMORIA VIRTUAL
SEGMENTAÇÃO
PAGINAÇÃO
TAREFA
MEMORIA CACHE
 ARQUITETURA DE COMPUTADORES
CPU´s PRE- MODERNAS
DISCO PROGRAMA PJ / SO

SEG CODIGO
P1 P2 PN SO
A L
SEG DADOS
R AM A ONA
G M I SEG PILHA
O TE AC
PR S
SI PER
O

AMBIENTE
MONOTAREFA: E/S

CARGA DO
SISTEMA MEMORIA

CPU OPERACIONAL

MEM NÃO VOLATIL SO

BIOS
 ARQUITETURA DE COMPUTADORES
CPU´s PRE- MODERNAS
DISCO PROGRAMA PJ

SEG CODIGO
P1 P2 PN SO
AMBIENTE SEG DADOS
MONOTAREFA: SEG PILHA

NA MEMORIA APENAS O SIST.

OPERACIONAL E, NO MAXIMO, EXECUÇÃO DO
UM PROGRAMA E/S
APLICATIVO

MEMORIA

CPU
P2
2
1 3
SO
CARGA DO
APLICATIVO

VOLTA PARA
SISTEMA
 ARQUITETURA DE COMPUTADORES

CPUs MODERNAS
AS CPUs MODERNAS DE USO GERAL DEVEM SER PROJETADAS VISANDO
UM AMBIENTE DE TRABALHO MULTITAREFA (VARIOS PROGRAMAS E O
SISTEMA OPERACIONAL RESIDENTES AO MESMO TEMPO NA MEMORIA,
COM PARTES DE CADA UM SENDO EXECUTADAS SEQUENCIALMENTE) E
COM POSSIBILIDADE DE MULTIPROCESSAMENTO (A EXECUÇÃO DAS
PARTES SENDO DISTRIBUIDA PARA VARIAS CPUs – E NESTE, CASO,
VARIAS PARTES DE PROGRAMA SENDO EXRCUTADAS
SIMULTANEAMENTE , EM PARALELO). FORTES MECANISMOS DE
PROTEÇÃO DE MEMORIA
DISCO DEVEM SER IMPLEMENTADOS,
PARA QUE UM PROGRAMA NÃO
INVADA A AREA DESTINADA
P1 P2 P3 SO
A OUTRO PROGRAMA

MULTITAREFA: MEMORIA

PROGR 1

PROGR 2
E/S
CPU

SO
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CPU´s MODERNAS AS PARTES DE PROGRAMA
PODEM TER TAMANHOS
PARTE DO DIFERENTES.
MULTITAREFA: PROGRAMA O TEMPO DE EXECUÇÃO QUE
(FATIA DE TEMPO) É IGUAL PARA TODAS AS
DISCO
PARTES.
P1 P2 P3 SO
MEMORIA
1
PROGR 1 2
3
1
PROGR 2 2
E/S 3
CPU 1
2
PROGR 3

1
SO 2
3
COM UMA CPU,
AO LONGO DO TEMPO, PODE-SE
TER:
P P P S P P P S P P S
1 2 3 O 1 2 3 O 1 2 O
FATIAS IGUAIS DE
TEMPO PARA AS 1 1 1 1 2 2 2 2 3 3 3
PARTES DAS
TAREFAS
t
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CPU´s MODERNAS
MULTITAREFA E MULTIPROCESSAMENTO:

MEMORIA
1
PROGR 1 2
3
CPU1
1
PROGR 2 2
3
CPU2 1
PROGR 3 2

AO LONGO DO TEMPO, 1
SO 2
PODE-SE TER, COMO 3
EXEMPLO:
PROGRAMAS
IMPARES
P P P P P
1 3 1 3 1

CPU1 1 1 2 2 3

P S P S P S
PROGRAMAS
PARES 2 O 2 O 2 O t
CPU2 1 1 2 2 3 3
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CPU´s MODERNAS
IMPLEMENTAÇÃO DA MULTITAREFA:
PARA CADA PROGRAMA DEVE EXISTIR UMA AREA DE MEMORIA PARA
ARMAZENAR UMA COPIA DOS REGISTRADORES DA CPU, PORQUE EM
ALGUM MOMENTO ELES VÃO TER SUAS EXECUÇÕES SUSPENSAS QUE,
FUTURAMENTE, SERÃO RETOMADAS EXATAMENTE IGUAL AO MOMENTO
DA SUSPENSÃO.

PROGRAMA 1 PROGRAMA 1
SUSPENSO AQUI RETOMADOO AQUI

CPU
CPU CPU PARA
PARA
PARA OS OUTROS
P1
P1 PROGRAMAS
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CPU´s MODERNAS
IMPLEMENTAÇÃO DA MULTITAREFA: AREA DA MEMORIA
RESERVADA
PARA CADA PROGRAMA DEVE EXISTIR UMA AREA DE PARA O PROGRAMA 1
MEMORIA PARA ARMAZENAR UMA COPIA DOS PARA A COPIA
REGISTRADORES DA CPU. DOS
REGISTRADORES
DA CPU
AREA DA MEMORIA
RESERVADA
PARA O PROGRAMA 1

MEMORIA
CPU IP CS DS
PROGR 1 SAINDO DA EXECUÇÃO
AX ,,,,, SP
IP CS DS IMPORTANTE
PROGRAMA 1
AX ,,,,, SP
A TAREFA É:
PROGRAMA
IP CS DS +
COPIA DOS REGISTRADORES
AX ,,,,, SP
+
PROGRAMA 2
PROGR 2 ENTRANDO EM EXECUÇÃO ESPAÇO DE
ENDEREÇAMENTO

IP CS DS

AX ,,,,, SP

PROGRAMA N
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CPU´s MODERNAS
MULTITAREFA:
NA MULTITAREFA VARIOS PROGRAMAS NA MEMORIA SÃO PROCESSADOS , EM
FATIAS DE TEMPO, ENTÃO A IDEIA É DEIXAR APENAS PARTES DOS PROGRAMAS
NA MEMORIA EM VEZ DOS PROGRAMAS INTEIROS (VIDE FIGURA). ISTO EVITA
QUE UM PROGRAMA MUITO GRANDE USE MUITO ESPAÇO DE MEMORIA ,
DEIXANDO POUCO ESPAÇO PARA OS OUTROS. ISTO INVIABILIZARIA A
MULTITAREFA COM MUITOS PROGRAMAS.

PARTE
DO P1

PARTE
DO P2

PARTE
DO P3

PARTE
DO SO
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CPU´s MODERNAS
SE AS PARTES DOS PROGRAMAS FOREM DE :
TAMANHO FIXO : SÃO CHAMADAS DE PAGINAS
MEMORIA VIRTUAL TAMANHO VARIAVEL : SÃO CHAMADAS SEGMENTO

AS PARTES DOS PROGRAMAS MAIS RECENTEMENTES USADAS FICAM

RESIDENTES NA MEMORIA, AS DEMAIS FICAM RESIDENTES EM DISCO E,
QUANDO HOUVER NECESSIDADE DELAS, ELAS SERÃO LIDAS DO DISCO,
AUTOMATICAMENTE, E ARMAZENADAS NA MEMORIA.
ASSIM, ATÉ MESMO, PROGRAMAS MAIORES QUE O ESPAÇO DE MEMORIA
TAMBEM PODEM SER EXECUTADOS.
MEMORIA

PROGRAMA1 PARTE1

CPU
COPIA CPU PROGR 1
DISCO
P11
P12 P12
P13
P11
P14 ..........................................
E/S
COPIA CPU PROGR 2
P21
P21
P24 P22
P22
P23
............................................
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CPU´s MODERNAS

VANTAGEM DA PAGINAÇÃO:
SWAP MAIS RAPIDO MEMORIA <-> DISCO QUANDO A MEMORIA ESTIVER CHEIA.

VANTAGEM DA SEGMENTAÇÃO:
NÃO DESPERDIÇA ESPAÇO DE MEMORIA.

O SISTEMA OPERACIONAL ESCALA AS

TAREFAS E GERENCIA A MEMORIA VIRTUAL
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CPU´s MODERNAS
SEGMENTAÇÃO:
ATÉ AGORA O ENDEREÇO DE MEMORIA ERA GERADO ASSIM:
SELETOR X 16 + OFFSET
SELETOR: OFFSET:
CONTEUDO DE UM CONTEUDO DE UM
REG. DE SEGMENTO REG. APONTADOR
DE ENDEREÇO

ESTE ENDEREÇO É CHAMADO DE ENDEREÇO LOGICO.

PROGRAMAS COM MESMOS ENDEREÇOS LOGICOS NÃO PODEM
COEEXISTIR NA MEMORIA.

NO MODO PROTEGIDO_ SEGMENTAÇÃO:

O SELETOR NÃO É MAIS MULTIPLICADO POR 16 , ELE É UM
INDICE PARA UMA TABELA CRIADA PELO SISTEMA
OPERACIONAL PARA CADA PROGRAMA. A TABELA É QUE
FORNECE O ENDEREÇO (E ESTES ENDEREÇOS ESTÃO
RELACIONADOS AOS ENDEREÇOS DE MEMORIA EM QUE O
PROGRAMA FOI COLOCADO AO SER TRAZIDO DO DISCO PELO
SISTEMA OPERACIONAL). A SOMA DESTE ENDEREÇO RETIRADO
DA TABELA COM O OFFSET GERA O ENDEREÇO DE MEMORIA.
ESTE ENDEREÇO É CHAMADO DE LINEAR.
 ARQUITETURA DE COMPUTADORES
CPU´s MODERNAS
PROTEÇÃO
DE
SEGMENTAÇÃO: MEMORIA

TABELA DE SEGMENTAÇÃO NA MEMORIA OFFSET

ENDEREÇO
ENDEREÇO INICIAL DO
+ LINEAR
SELETOR SEGMENTO
ENTRADA DA
+ LIMITE DO SEGMENTO TABELA MONTADA PELO
TABELA SIST. OPERACIONAL
CONDIÇÕES DE ACESSO

BASE DA TABELA DE
SEGMENTAÇÃO UMA TABELA
A SER VISTO NA PARA CADA
PROXIMA DISCIPLINA
REG. DA CPU
ESPECIFICO
TAREFA
PARA ISTO
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CPU´s MODERNAS

A IDEIA DA TABELA DE SEGMENTAÇÃO É TRANSFORMAR

IGUAIS, EM PROGRAMAS
ENDEREÇOS LOGICOS

DIFERENTES, EM ENDEREÇOS LINEARES DIFERENTES

PARA QUE OS PROGRAMAS POSSAM CO-EXISTIR NA MEMORIA,
EM AMBIENTE MULTITAREFA.
 ARQUITETURA DE COMPUTADORES
CPU´s MODERNAS
PROTEÇÃO OFFSET
DE TABELA DE SEGMENTAÇÃO NA MEMORIA
MEMORIA
ENDEREÇO
ENDEREÇO INICIAL DO
SEGMENTO + LINEAR
ENTRADA DA
SELETOR
+ LIMITE DO SEGMENTO
TABELA
CONDIÇÕES DE ACESSO

BASE DA TABELA DE
SEGMENTAÇÃO

OBS:
UM SEGMENTO INTEIRO FICA RESIDENTE NA MEMORIA, E
MUITAS DAS VEZES ESTES SEGMENTOS SÃO MUITO GRANDES.

O ENDEREÇO LINEAR É UM ENDEREÇO FISICO DE MEMORIA

 ARQUITETURA DE COMPUTADORES
CPU´s MODERNAS

PAGINAÇÃO
PARA QUE NÃO SEJA NECESSARIA A PRESENÇA DE UM SEGMENTO INTEIRO NA MEMORIA,
OS SEGMENTOS SÃO DIVIDOS EM PAGINAS DE TAMANHO FIXO E PEQUENO E , A MEMORIA É
DIVIDIDA EM QUADROS DE MESMO TAMANHO DE UMA PAGINA.
OBS: UMA PAGINA, AO LONGO DA EXECUÇÃO DO PROGRAMA, AO QUAL ELA PERTENCE, PODE
SER ARMAZENADA EM QUALQUER QUADRO LIVRE DA MEMORIA.

SEGMENTO MEMORIA
PAGINA
QUADRO

PAGINA
QUADRO

PAGINA
QUADRO
PAGINA

PAGINA

PAGINA

PAGINA
 ARQUITETURA DE COMPUTADORES
CPU´s MODERNAS
PAGINAÇÃO
PARA QUE NÃO SEJA NECESSARIA A PRESENÇA DE UM SEGMENTO INTEIRO NA MEMORIA
OS SEGMENTOS SÃO DIVIDOS EM PAGINAS DE TAMANHO FIXO E A MEMORIA É DIVIDIDA EM
QUADROS DE MESMO TAMANHO DE UMA PAGINA.
OBS: UMA PAGINA, AO LONGO DA EXECUÇÃO DO PROGRAMA AO QUAL ELA PERTENCE, PODE
SER ARMAZENADA EM QUALQUER QUADRO LIVRE DA MEMORIA.
O TAMANHO DESTE
OBTENÇÃO DO ENDEREÇO FISICO CAMPO DEPENDE DO
A PARTIR DO ENDEREÇO LINEAR TAMANHO DA PAGINA

END. LINEAR END. LINEAR DA PAGINA OFFSET DENTRO DA PAGINA

TABELA DE PAGINAÇÃO NA MEMORIA

ENDEREÇO INICIAL FISICO DA PAGINA +

+ CONDIÇÕES DE ACESSO
PAG LEIT/ESCR, PAG CACHEAVEL... ENDEREÇO
FISICO
A SER VISTO NA
BASE DA TABELA PROXIMA DISCIPLINA
DE PAGINAÇÃO
EXERCICIO 39 ARQUITETURA DE COMPUTADORES
OS PROGRAMAS ABAIXO, COM SUAS RESPECTIVAS CONDIÇÕES INICIAIS, NA FASE DE EXECUÇÃO TEM SEUS CODIGOS
ARMAZENADOS A PARTIR DO ENDEREÇO LINEAR DE SEGMENTO 00000500H, PARA O PROGR1 E 00001500H PARA O
PROGR2 E OS SEUS DADOS A PARTIR DOS ENDEREÇOS DE SEGMENTO 00000600H E 00001600H,RESPECTIVAMENTE.
PROTEÇÃO OF F S E T
DE TABELA DE SEGMENTAÇÃO NA MEMORIA
MEMORIA
E NDE R E Ç O
E NDE R E Ç O INIC IAL D O
S E G ME NT O
+ L INE AR
SELETOR E NT R AD A
S E L E T OR
PROGR.1 PROGR.2 + L IMIT E DO S E G ME NT O
DA
X
C O ND IÇ ÕE S D E AC E S S O T AB E L A
CS:0001H DS:0000H CS:0001H DS:0000H 4
B AS E D A T AB E L A
DE S E G ME NT A Ç Ã O
10H MOV AL,02H 10H MOV AL,03H
NÃO DEVEM SER
MOV [0001H],AL MOV [0004H],AL LEVADOS EM CONTA
NESTE EXERCICIO
MOV BL,[0002H] MOV BL,[0005H]
IP IP END. LINEAR END. LINEAR DA PAGINA OFFSET DENTRO DA PAGINA
ADD BL,03H ADD BL,03H TABELA DE PAGINAÇÃO NA MEMORIA
4 X
JP NC 02H JP NC 02H E NDE R E Ç O INIC IA L F IS IC O DA P AG INA +
+ C ONDIÇ ÕE S DE A C E S S O
INC CX INC CX P AG L E IT /E S C R , P AG C AC HE AVE L ... ENDEREÇO
FISICO
INT 21H INT 21H
BASE DA TABELA
DE PAGINAÇÃO

NÃO DEVE SER

LEVADO EM CONTA
NESTE EXERCICIO
PEDE-SE :
1. AS ENTRADAS DAS TABELAS DE SEGMENTAÇÃO E SEUS RESPECTIVOS ENDEREÇOS, SABENDO QUE CADA ENTRADA
TEM 32 BITS E O ENDEREÇO INICIAL DE CADA TABELA É 00080000H E 00090000H.
2. OS END. LINEARES DAS PRIMEIRAS INSTR.´s DE CADA PROGR. E DE TODOS OS DADOS.

FISICAMENTE, SÓ EXISTEM 2 QUADROS DE MEMORIA LIVRES, CADA UM COM 4K BYTES, UM NO ENDEREÇO

04000000H E OUTRO NO ENDEREÇO 03201000H.
PEDE-SE:
3. AS ENTRADAS DA TABELA DE PAGINAÇÃO E SEUS RESPECTIVOS ENDEREÇOS, SABENDO QUE CADA ENTRADA TEM
32 BITS E O END. INICIAL DA TAB. DE PAGINAÇÃO É O0A00000H.
4. OS ENDEREÇOS FISICOS INICIAIS E FINAIS DOS PROGRAMAS.
 ARQUITETURA DE COMPUTADORES
EXERCICIO 39– SOLUÇÃO
1
T.SEG_PR1 T.SEG_PR2
CADA ENTRADA
---------------- COM 4 BYTES ------------
? 00...0500
? 00...1500
------------------- --------------
------------------- -------------
? 00...0600 ? 00...1600
00..8000 ------------------- 00..9000 --------------

CS:0001 DS:0000 CS:0001 DS:0000

END. DA ENTR. DA TAB.P/ CODIGO
00080000 + (0001 X 4)= 00080004
END. DA ENTR. DA TAB.P/ DADO
00080000 + (0000 X 4)= 00080000
END. LINEAR DA 1a INSTR,
00000500 + 10 = 00000510
END. LOGICO DOS DADOS
0000:0001 E 0000:0002
END. LINEAR DOS DADOS
00000600 + 0001 = 00000601
00000600 + 0002 = 00000602
END. ENTR. DA TAB.P/ CODIGO
00090000 + (0001 X 4)= 00090004
END. ENTR. DA TAB.P/ DADO
00090000 + (0000 X 4)= 00090000
IP END. LINEAR DA 1a INSTR,
00001500 + 10 = 00001510
END. LOGICO DOS DADOS
0000:0003 E 0000:0004
END. LINEAR DOS DADOS
00001600 + 0004 = 00001604
00001600 + 0005 = 00001605
 ARQUITETURA DE COMPUTADORES
EXERCICIO 39 – CONT. SOLUÇÃO QUADRO
RESUMO PROGR_1 RESUMO PROGR_2 LIVRE

END. LINEAR DA 1a INSTR. END. LINEAR DA 1a INSTR.

04000000
00000510 00001510 QUADRO
END. LINEAR DOS DADOS END. LINEAR DOS DADOS LIVRE

00000601 , 00000602 00001604 , 00001605 03201000

END. FISICO CODIGO PR_1

INIC. 04000000 + 510 = 04000510
00001
00000 FIM 04000000 + 523 = 04000523
4
X 4
X END. FISICO DADOS PR_1
1O . 04000000 + 601= 04000601
00A00004 T.PAG
+ 2O . 04000000 + 602= 04000602
+ ------------ END. FISICO CODIGO PR_2
03201000
------------- INIC. 032010000 + 510 = 03201510
04000000 FIM 03201000 + 523 = 03201523
00A00000
00A00000 --------------
END. FISICO DADOS PR_2
1O . 03201000 + 604= 03201604
2O . 03201000 + 605= 03201605
 ARQUITETURA DE COMPUTADORES
RELEMBRANDO....PASSAGEM CPU “PRÉ - MODERNA”
PARA “MODERNA”

CPU CPU
PRE -MODERNA MODERNA

INTRODUÇÃO A :
MEMORIA VIRTUAL
EM AMBIENTE A
SEGMENTAÇÃO MULTIPROCESSAMENTO
PAGINAÇÃO
TAREFA
MEMORIA CACHE
 ARQUITETURA DE COMPUTADORES
CPU´s MODERNAS
AS FATIAS DE TEMPO SÃO
RELEMBRANDO..MULTITAREFA E IGUAIS.

MULTIPROCESSAMENTO: AS PARTES DOS PROGRAMAS

TEM TAMANHOS DIFERENTES.

MEMORIA
1
PROGR
PARTE 1 2
3
CPU1 DO P1
1
PROGR 2
PARTE 2
DO P2
3
CPU2 1
PROGR 3
PARTE 2
DO P3
AO LONGO DO TEMPO, 1
SO
PARTE 2
PODE-SE TER, COMO DO SO 3
EXEMPLO:
PROGRAMAS
IMPARES
P P P P P
1 3 1 3 1

CPU1 1 1 2 2 3

P S P S P S
PROGRAMAS
PARES 2 O 2 O 2 O t
CPU2 1 1 2 2 3 3
 ARQUITETURA DE COMPUTADORES
CPU´s MODERNAS
MULTITAREFA /THREAD
OS PROGRAMAS PODEM SER DIVIDIDOS EM PARTES CHAMADAS THREADS, QUANDO
ESTAS PARTES PODEM FUNCIONAR DE MANEIRA INDEPENDENTE DAS OUTRAS, POREM, COM
UMA AREA DE MEMORIA COMUM, QUE É A AREA DO PROGRAMA AO QUAL ELAS PERTENCEM.
EXEMPLIFICANDO:
A TITULO DE PROGRAMA 1
ILUSTRAÇÃO DIVIDIDO EM 2
PROGRAMA _1 CADA PARTE THREADS T1 E T2
DESTAS É PROGRAMA _1
PARTE1 EXECUTADA
EM UMA FATIA PARTE1
PARTE2 DE TEMPO
T1
PARTE 3 PARTE2

PARTE 3 T2
AO LONGO DO TEMPO COM UMA CPU
AO LONGO DO TEMPO COM UMA CPU
T1 T2 T1
PARTE1 PARTE2 PARTE 3 PARTE1 PARTE 3 PARTE2

t t
AO LONGO DO TEMPO COM DUAS CPUs
T1 T1
PARTE1 PARTE2

T2
t
PARTE 3
 ARQUITETURA DE COMPUTADORES
EXECUÇÃO FORA DE ORDEM (RELEMBRANDO....)
1 2 3 4 5 6 78
9 10
4? 5!
MAIS DETALHES
t
MAPA DE DE 4? 5! E 9!
,
DEPENDENCIAS NA DISCIPLINA
MICROCOMP.

9!
6
6 REGISTRADORES

9! UNIDADE DE EXECUÇÃO

2 7
UNIDADE DE RESERVA

UNIDADE DE UNIDADE DE REORDENAÇÃO

8?
1 RETIRADA UNIDADE DE DESPACHO

MAPA
1 2 3 4 5 6 7 8

UNIDADE DE EXECUÇÃO PD

10! UNIDADE DE RETIRADA

CPU’S MODERNAS ARQUITETURA DE COMPUTADORES
INSTRUÇÕES DE UM
NA CPUS MODERNAS,VARIAS
MESMO THREAD INSTRUÇÕES SÃO BUSCADAS
DA MEMORIA SIMULTANEAMENTE
DEVIDO A MAIOR LARGURA DO
BARRAMENTO DE DADOS

ATÉ 4 INSTRUÇÕES
ENVIADAS EM PARALELO
UNIDADE DE PARA AS UNIDADES DE
BUSCA DE EXECUÇÃO.
MEDIA :2,5
INSTRUÇÃO
INSTRUÇÃO ANTIGA

UNIDADE
U
AINDA SANDO
UMA UNIDADE DE
DECODIFICADORA EXECUÇÃO
DE INSTRUÇÃO
UNIDADE

OCIOSA
INSTRUÇÃO
ENCAMINHADA

AINDA PODE-SE
TER UNIDADES
OCIOSAS
O O O O O U O
UNIDADES DE EXECUÇÃO
 ARQUITETURA DE COMPUTADORES
CPU’S MODERNAS INSTRUÇÕES DE UM
THREAD
AMBIENTE MULTITHREAD COM
MULTIPROCESSAMENTO INSTRUÇÕES DE OUTRO
THREAD

CPU_1
CPU_2

VARIAS UNIDADES DE
EXECUÇÃO OCIOSAS
NAS DUAS CPU`S
 ARQUITETURA DE COMPUTADORES
CPU’S MODERNAS:
AMBIENTE HYPERTHREAD - SIMULTANEO
INSTRUÇÕES DE UM THREAD INSTRUÇÕES DE OUTRO THREAD

UNIDADE DE UNIDADE DE
BUSCA DE BUSCA DE MENOS UNIDADES
INSTRUÇÃO INSTRUÇÃO DE EXECUÇÃO
OCIOSAS

UNIDADE UNIDADE
DECODIFICADORA DECODIFICADORA
DE INSTRUÇÃO DE INSTRUÇÃO

O O U OU O O U
UNIDADES DE EXECUÇÃO COMPARTILHADAS

CPU_HT ->2 CPUS LOGICAS

 ARQUITETURA DE COMPUTADORES

CPU´s MODERNAS ACESSO A

MEMORIA
UNIFORME
AMBIENTE MULTIPROCESSADO (UMA)

MEMORIA GARGALO
CPU1

CPU2

..........
CPUN