LABORATRIO DE SISTEMAS DIGITAIS

Pr-relatrio referente a 4 Aula Prtica: Projeto e simulao de circuitos combinacionais com Quartus II (desenvolvimento).

Aluno(s): Esdras Vitor Silva Pinto Lucas Jordo Santos Prof. Maurcio Ferrari Santos Correia

1. Introduo
Nesta 4 aula de laboratrio de sistemas digitais, desenvolveremos um projeto de um sistema digital combinacional utilizando o software Quartus II. Antes do advento dos dispositivos lgicos programveis, os circuitos combinacionais eram implementados utilizando diversos circuitos integrados, sendo que cada um desses CIs executavam uma determinada funo lgica. Com o desenvolvimento dos dispositivos lgicos programveis, tais como CPLDs e FPGAs, toda lgica booleana de um sistema digital pode ser programada em um software e posteriormente transmitida para um nico chip no qual a lgica ser executada. Veremos nesta aula a metodologia de desenvolvimento de um projeto combinacional que ser implementado em um CPLD.

2. Apresentao da situao problema

Em muitas residncias, universidades, praas publicas dentre outros lugares, comum de se encontrar jardins. Para manter um jardim bem cuidado, preciso irrigar as plantas que o compe com quantidade apropriada de gua. Uma questo que surge referente eficincia em relao ao uso da gua, ou seja, importante usamos apenas a quantidade de gua que as plantas necessitam. A faculdade de cincias econmicas (FACE) possui diversos jardins, sendo todos eles irrigados por um sistema manual. Muitas vezes gastase muito mais gua do que o necessrio para a sobrevivncia das plantas. Essa parcela de gua consumida desnecessariamente poderia ser utilizada para outra finalidade, como, por exemplo, na limpeza do prdio. Deseja-se desenvolver um sistema digital que controle o processo de irrigao de trs regies diferentes na FACE, visando eficincia no uso da gua e garantir a integridade das plantas presentes nestas regies. Suponhamos que existam dois reservatrios auxiliares, A1 e A2, que contm gua coletada das chuvas, e um reservatrio principal, P, que contm gua proveniente da estao de gua da cidade. Nos reservatrios A1 e A2 encontram-se os sensores e , respectivamente, que medem o nvel de gua no reservatrio. As vlvulas V1, V2 e VP permitem que os reservatrios A1, A2 e P forneam gua para as vlvulas de esguicho, respectivamente. O sistema de controle dever determinar qual vlvula (V1, V2 ou VP) deve ser acionada, levando-se em conta que a gua no sistema de irrigao ser proveniente do reservatrio P se, e somente se, os dois reservatrios auxiliares estiverem vazios. A figura 1 mostra uma viso geral dessa situao problema. Os sensores , e , tm como funo indicar se a quantidade de gua fornecida s regies a, b e c j

o suficiente. As vlvulas a, b e c so responsveis por acionar o conjunto de irrigadores presentes nas regies A, B e C, respectivamente.

3. Desenvolvimento do projeto
3.1 Descrio de comportamento O sistema de irrigao automtico est sujeito aos seguintes critrios de projeto: 1) Apenas uma das trs regies pode ser irrigada por vez 2) Se em uma determinada regio j estiver com quantidade de gua adequada, ela no dever ser irrigada. 3) Se houver gua nos reservatrios A1 e A2, o sistema de controle selecionar o reservatrio A1, e somente quando A1 esvaziar-se que A2 fornecer gua para o sistema. 4) O reservatrio P dever ser utilizado apenas se no houver gua nos reservatrios auxiliares. 5) O sistema de irrigao ser controlado e monitorado por um painel de controle, conforme mostrado na figura 2.

6) Quando todas as regies estiverem com quantidade adequada de gua, uma luz no painel de controle (Processo Concludo) acender. 3.2 Descrio dos sensores Os sensores de nvel e fornecem nvel lgico 1 quando houver gua nos respectivos reservatrios. Caso contrrio, isto , se no houver gua nos reservatrios A1 e A2, o sensores e fornecem nvel lgico 0. Os sensores , e enviam para o sistema de controle nvel alto se a quantidade de gua nas respectivas regies estiver atingido a quantidade apropriada. Caso contrrio, estes sensores enviam nvel baixo. 3.3 Diagrama em blocos do projeto Tendo como base os critrios de funcionamento vistos no item 2.1, possvel fazer uma representao do projeto atravs de um diagrama de blocos, o qual mostrado na figura 3. O circuito lgico 1 recebe com entrada os sinais de , e da CHAVE e gera duas sadas, X1 e Y1. Os sinais X1 e Y1 so enviados para um decodificador 2 para 4 que ento seleciona qual vlvula (V1, V2 ou VP) ser acionada. O circuito lgico 2 recebe como entrada os sensores , e e fornece como sada dois sinais, X2 e Y2. As sadas do circuito lgico 2 so utilizadas como variveis de controle de um demux. Dependendo dos valores de X2 e Y2, o demux selecionar se uma das vlvulas A, B ou C dever ser ligada ou se todas devem permanecer desligadas.

3.4 Projeto do circuito lgico 1 A tabela verdade do circuito lgico 1 mostrada na figura 4.

A partir desta tabela verdade, podemos realizar uma simplificao lgica utilizando o mapa K, conforme mostrado na figura 5.

A figura 6 mostra o circuito lgico obtido a partir da expresso lgica simplificada encontrada na figura 5.

3.5 Projeto do circuito lgico 2 A tabela verdade do circuito lgico 2 mostrada na figura 7.

A partir desta tabela verdade, podemos realizar uma simplificao lgica utilizando o mapa K, conforme mostrado na figura 8.

A figura 9 mostra o circuito lgico obtido a partir da expresso lgica simplificada encontrada na figura 8.

3.6 Decodificador e demux Neste projeto, utilizou-se um demultiplexador 1x4 e um decodificador de 2 para 4 cujos circuitos lgicos correspondentes so mostrados nas figuras 10 e 11 respectivamente.

4. Implementao do projeto no Quartus II No tpico 3, realizou-se todo procedimento necessrio para obter um circuito lgico a partir de um dada lgica de funcionamento. Uma vez que se conhece os componentes de um sistema digital (portas lgicas, flip-flops, etc ) pode-se descrev-lo no software Quartus II utilizando o mtodo esquemtico.

A figura 12 mostra o projeto do sistema de irrigao implementado no Quartus II.

5. Simulao Os projetos feitos no Quartus II podem ser simulados com auxilio do software Qsim. possvel fazer uma simulao funcional, na qual apenas a lgica do projeto verificada, ou uma simulao temporal, na qual tambm possvel verificar a lgica de funcionamento bem como analisar os atrasos nos sinais decorrentes da forma de como a lgica do projeto programada no chip. A figura 13 mostra o resultado da simulao temporal do projeto.