CAPTULO 8

Circuitos Integrados CMOS

Prof. Dr. Srgio Takeo Kofuji
Prof. Dr. Joo Antonio Zuffo
Prof. Dr. Joo Navarro Soares
8.1

INTRODUO

Circuitos integrados (CIs) construdos com Transistores de Efeito Campo (Field-Effect

Transistors - FET) do tipo Metal-xido Semicondutor Complementares (Complementary
Metal-Oxide Semiconductor - CMOS) so o apogeu de uma histria de desenvolvimento
tecnolgico que teve incio em 1925. Nesse ano J. Lilienfeld, da Universidade de Leipzig,
prope um dispositivo com condutividade modulada por campos eltricos [Sa88]. Em 1935,
o alemo O. Heil solicita na Inglaterra a patente de uma estrutura que muito se assemelha aos
transistores MOS modernos ([Sa88],[We93]).
No obstante o interesse que h nos dispositivos FETs, os transistores construdos at
ento no funcionavam e, pior, no se conhecia a causa do fracasso. Esse fato e a inveno
do transistor bipolar em 1948 faz com que os FETs sejam praticamente esquecidos ([Me98],
[Rs98]). No fim da dcada de 50 algumas importantes contribuies, tanto para a
microeletrnica no geral como para o renascimento dos FETs, so feitas ([Sa88], [Me98]):
em 1959, J. Hoerni, da Fairchild, inventa o processo planar para fabricao de
transistores;
em 1958, J. Kilby, Texas Instruments, desenvolve o primeiro circuito integrado (um
transistor, um capacitor e trs resistores colocados em uma placa de germnio); vrios
aperfeioamentos so posteriormente introduzidos com os trabalhos de Noyce, Fairchild,
1959, que usa alumnio evaporado para realizar interconexes alm do processo planar;
em 1959, Atalla e Kahng, Bell Labs., fabricam e conseguem a operao de um transistor
MOS. Ele tido, nessa poca, como uma curiosidade em vista de sua performance
bastante inferior aos bipolares.
Apenas na dcada de 60 que o transistor MOS passa a ser encarado como um dispositivo
vivel e adequado, devido a sua estrutura simples, para a realizao de circuitos integrados
complexos. Em 1964, Fairchild e RCA introduzem no mercado os primeiros transistores
MOS, no entanto, problemas com impurezas e estados de interface mantm restrito o uso
destes dispositivos.
Entre 1964 e 1969 vrias tcnicas foram desenvolvidas para reduo dos estados de
interface e identifica-se o sdio como principal impureza. Com isso, a confiabilidade e a gama
de aplicaes do MOS aumentam.

A primeira memria em semicondutor com produo em massa anunciada pela INTEL

em 1970: DRAM (Dynamic Random Access Memory) de 1-Kbit com tecnologia PMOS
(tecnologia MOS onde apenas h transistores com canal P. Nesta tecnologia os problemas
com impurezas so menos graves); o primeiro microprocessador, 4004 da Intel, fim de 1971,
e memrias DRAMs de 4-Kbit, 1972, so posteriormente produzidos com tecnologia
NMOS (tecnologia MOS onde apenas h transistores com canal N; permitem maiores
velocidades e nveis de integrao).
Tecnologias NMOS so dominantes at fins da dcada de 70. Com o aumento das
densidades, dimenses e velocidades dos circuitos, comea a haver problemas com o
consumo de potncia, o que estimula o desenvolvimento do CMOS (tecnologia MOS onde
transistores com ambos tipos de canais, N e P, so possveis). Hoje, cerca de 75% dos
circuitos semicondutores (tanto em nmero de componentes como por valor) so
implementados com tecnologias CMOS, e isto no deve se alterar nos prximos 10 ou 20
anos [Br98]. Na tabela 1 so apresentadas algumas caractersticas atuais e para os prximos
anos dos circuitos CMOS [Se99].
As principais vantagens apresentadas pelas tecnologias CMOS so o baixo consumo de
potncia, alta imunidade a rudo, alto nvel de integrao, simplicidade de projeto e operao
confivel em ampla faixa de valores de tenso.
Tabela 1. Caractersticas das geraes tecnolgicas apresentadas no NTRS/99 [Se99].
Ano do incio de produo
2001
*
linhas densas (DRAM half pitch) (nm)
150
linhas isoladas (gates lenght para
100
microprocessador) (nm) *
Memria bits/cm2
490M
Microprocessador
49M
transistor/cm2
Total Package Pins/Balls (ASIC alta
2007
performance) #
Freqncia on-chip-local (alta
1767
performance) (MHz)
Freqncia on-chip-across chip (alta
1454
performance) (MHz)
Freqncia chip to board
1454
(alta performance) (MHz)
rea do chip (mm2) DRAM
438
rea do chip (mm2) microprocessador
450
VDD para lgica (V)
1,2-1,5
Dissipao de potncia (alta
115
performance) (W)
Dissipao de potncia (equipamentos c/ 1,7
bateria) (W)

2002
130
85-90

2003
120
80

2005
100
65

2008
70
45

2011
50
30-32

2014
35
20-22

890M
78M

1,63G
142M

4,03G
350M

9,94G
863M

24,5G
2,13G

2248

2518

3158

4437

6234

8758

2100

2490

3500

6000

10000

13500

1600

1724

2000

2500

3000

3600

1600

1724

2000

2500

3000

3600

1,2-1,5
130

480
567
1,2-1,5
140

526
622
0,9-1,2
160

603
712
0,6-0,9
170

691
817
0,5-0,6
174

792
937
0,3-0,6
183

2,0

2,1

2,4

2,0

2,2

2,4

o NTRS/99 divide as tecnologias de fabricao em duas classes: aquelas usadas para implementao de DRAMs
e aquelas usadas em circuitos lgicos. Para as primeiras, usado o half pitch do primeiro nvel de interconexo,
linhas mais densas, como caracterstica mais representativa da gerao tecnolgica. No caso das tecnologias
usadas para lgica, usado o comprimento do canal (L);
# os circuitos projetados para alcanar a mxima velocidade so chamados de circuitos de alta performance;
duas classes de clocks so discriminadas no NTRS/99: o clock global, que deve ser distribudo por todo o CI, e o
clock local, gerado a partir do global e que ser usado em pores menores do CI, normalmente em CIs de alta
performance.

Cap.8-2 Circuitos Integrados - CMOS

Eletrnica Experimental

8.2

TRANSISTOR DE EFEITO DE CAMPO (FET)

8.2.1 Caractersticas
O Transistor de Efeito de Campo FET de porta isolada, MOSFET ou simplesmente MOS,
um dispositivo constitudo de quatro terminais: fonte (source), porta (gate), dreno (drain) e
substrato ou corpo (bulk). A operao bsica do MOSFET consiste no controle (por atrao
de cargas similar ao que ocorre em um capacitor) da condutividade entre a fonte e o dreno, e
portanto da corrente, atravs da tenso aplicada na porta [Se00].
H dois tipos de transistores MOSFET (Fig.1): o MOSFET de canal N (NMOS) e de
canal P (PMOS).
d r e n o (D )

d r e n o (D )
IDS
p o r t a (G )

IDS
c o r p o (B )

c o r p o (B )
V DS

V SB

VSB

VGS

fonte(S )

V G S>0; V DS>0; V
e IIDS
D F> 0

p o r t a (G )

VDS
VGS

fonte(S )
S B>

V G S< 0 ; V DS < 0 ; V S B < 0

e IIDS
D F< 0

a) NMOS

b) PMOS

Figura 1: Smbolos dos Transistores MOSFET.

Do ponto de vista fsico-eltrico, possvel construir transistores MOSFET com trs

diferentes modos de operao: modo enriquecimento ou induo (enhancement mode),
modo depleo (deplection mode) e modo enriquecimento-depleo. Os circuitos lgicos
CMOS convencionais so em geral implementados apenas com transistores NMOS e PMOS
operando no modo enriquecimento.
Vamos discutir a operao de um transistor tipo enriquecimento canal N, tomando como
base a figura 2a. Consideremos inicialmente VDS =0. Quando uma tenso positiva VGS
aplicada, um campo induzido na regio do semicondutor entre fonte e dreno, fazendo com
que as lacunas na regio do substrato abaixo da porta sejam repelidas. Se esta tenso VGS for
superior tenso de limiar do transistor, eltrons so atrados, para dentro da regio abaixo
da porta. Teremos ento a formao de um caminho condutivo com cargas negativas entre o
dreno e a fonte. Esse caminho chamado de canal N e sua resistncia depender da tenso
VGS . Adicionalmente se aplicarmos uma pequena tenso entre dreno e fonte, teremos a
passagem de corrente pelo canal N proporcional a tenso VDS aplicada. Elevando a tenso
VDS , poderemos atingir uma situao onde a corrente permanecer essencialmente constante,
independente de posteriores aumentos de VDS . Esta condio de saturao da corrente se
deve ao estrangulamento (pinch-off) do canal.
No NMOS de modo depleo e depleo/enriquecimento, o dispositivo construdo de
forma que um canal de material n- conecte as regies de fonte e dreno (figura 2b). Assim,
diferente do transistor tipo enriquecimento, mesmo sem tenso aplicada a porta poderemos
Eletrnica Experimental

Circuitos Integrados CMOS Cap.8-3

ter a passagem de corrente entre dreno e fonte. A aplicao de tenses negativas na porta
tem como efeito repelir os eltrons para fora do canal e, para uma tenso porta-fonte
suficientemente NEGATIVA, teremos o corte do dispositivo devido ao estrangulamento do
canal.
VGS

VGS

SiO2

fonte

porta
n+

dreno
VDS
n+

fonte

porta
n-

n+

SiO 2
(isolante)

n+

p (substrato)

p (substrato)

a) modo enriquecimento

b) modo depleo

dreno V

DS

Figura 2: Construo Bsica de transistores NMOS.

8.2.2 Modelo do Transistor MOSFET

Na figura 3 temos as curvas IDS xVGS e IDS xVDS de um transistor NMOS modo
enriquecimento. Para tenses porta-fonte superiores a tenso de limiar, o transistor dever
conduzir operando na regio triodo ou na regio de saturao.
Regio
triodo

IDS

IDS

p/ regio triodo
VDS=(V GS -VTn)

VGS6

Regio de
saturao

VDS =cte
Inclinao
1/RDS

VGS5

corte

VGS4
VGS3
VGS2
VGS1

VTn

VG S

VDS

Figura 3: Curvas Caractersticas de NMOS modo enriquecimento.

Na regio triodo, o transistor se comporta como uma resistncia controlada por tenso. A
equao que relaciona tenso e corrente num NMOS na regio triodo :
2

V
I DS = n (VGS VTn )VDS DS
(1)
2

onde n o fator de ganho do transistor, sendo uma constante que depende da geometria do
transistor e de caractersticas do semicondutor; VTn denominada tenso de limiar, sendo
caracterstica de cada dispositivo MOSFET.
Na regio de saturaro podemos considerar que a relao (1) atinge o valor mximo de
corrente passando ento o transistor a se comportar como uma fonte de corrente controlada
por VGS . Nesta aproximao a corrente ter a expresso:

2
IDS = n (VGS VTn )
(2)
2
Cap.8-4 Circuitos Integrados - CMOS

Eletrnica Experimental

Em realidade a corrente IDS na saturao, devido ao efeito da modulao do comprimento de

canal, depende do valor da tenso VDS, como pode ser visto na figura 3. A relao (2) serve,
portanto, como aproximao.
Na figura 4 temos as modelos simplificados do transistor NMOS para as regies triodo,
fig. 4b, e saturao, fig. 4c.
D ID S
V GS

VD S

G
RD S
V GS V T n

S
a) circuito de polarizao

V D S<(V GS - V Tn)

V D S>(V GS -V Tn)

V GS V T n

b) regio triodo

b) regio de saturao

Figura 4: Modelos simplificados de NMOS modo enriquecimento.

Para um transistor PMOS, podemos escrever expresses semelhantes as acima:

2

V
I DS = p VGS VTp VDS DS (3)
p/ a regio triodo ((VGS -VTp)<VDS <0):
2

2
p/ a regio de saturao (VDS <(VGS-VTp )<0): I DS = p VGS VTp
(4)
2

8.2.3 Polarizao de Substrato

At aqui se considerou a tenso de limiar de um MOSFET como constante. Na realidade, se
variarmos a tenso substrato-fonte, VSB, observaremos uma variao da tenso de limiar do
transistor. O efeito disso pode ser percebido na condutncia dreno-fonte, GDS , que varia com
a tenso VSB, como mostrado na figura 5. A dependncia de GDS com VSB importante na
implementao de portas de transmisso como ser visto.
G DS

V D S < (V GS -V Tn )

D I DS
V GS

B
S

V SB1

V SB2

V SB3

V SB4
aumento de VSB

V GS
a) circuito de polarizao

b) condutncia dreno-fonte (G DS ) x VSB

Figura 5. Efeito da variao da polarizao de Substrato na condutncia dreno-fonte em transistores MOSFET.

Eletrnica Experimental

Circuitos Integrados CMOS Cap.8-5

8.3

CIRCUITOS CMOS

8.3.1 Inversores CMOS

O inversor CMOS a porta lgica mais simples implementada com esta tecnologia.
composto por dois transistores, um NMOS e um PMOS, operando de forma complementar.
Assim o circuito projetado de forma que, exceto nas transies de estado, sempre haver
um transistor conduzindo e outro cortado. Na figura 6 temos ilustrado a diagrama
esquemtico de um inversor CMOS.
VD D
VGS2

S2

Tp
B2

G2

V DS2

D2

D1
G1

VE

B1

V GS1

S1

VDS1

VS

Tn

Figura 6. Inversor CMOS bsico.

Diferente de circuitos inversores implementados com outras tecnologias MOS, nesta

tecnologia ambos os transistores operam como elemento ativo do circuito.
I DS

VGS1 =5,0 (VE=5,0)

VGS2 =-5,0 (VE=0,0)

VGS1=4,0 (V E=4,0)

VGS2 =-3,5 (V E=1,5)

VGS2 =-4,0 (VE=1,0)

VGS1=3,5 (V E=3,5)

VGS2 =-3,0 (VE=2,0)

VGS1=3,0 (V E=3.0)

VGS2 =-2,75 (VE=2,25)

VGS1=2,75 (VE=2,75)

VGS2 =-2,5 (VE=2,5)

VGS2=-2,25 (V E=2,75)

7
8

VGS2 =-2,0 (VE=3,0)

9

VGS2 =-1,0 (V E=3,5)

VDS2

VGS1 =2,5 (V E=2,5)

10=11

VGS1 =2,25 (VE=2,25)

5
4

VGS1 =2,0 (VE=2,0)

3

VGS1=1,5 (V E=1,5)
1=2

VDS1

Figura 7. Sobreposio das curvas caractersticas de Tn e Tp do circuito da figura 6 (VDD=5V).

Cap.8-6 Circuitos Integrados - CMOS

Eletrnica Experimental

Vamos estudar a operao do circuito variando a tenso de entrada de zero a VDD. Se a

tenso aplicada entrada do inversor for inicialmente igual a zero, temos a tenso porta-fonte
de Tn, VGS1, igual a zero Volts e a tenso porta-fonte do TP, VGS2, igual a -VDD. Portanto o
transistor Tn estar cortado e o transistor Tp, em conduo na regio triodo. Na associao
de curvas caractersticas mostradas na figura 7, estamos operando no ponto 1, sendo por isso
a tenso de sada praticamente igual a VDD. Est situao, que corresponde a regio A da
caracterstica de transferncia do circuito mostrada na figura 8, permanece at que a tenso
de entrada atinja a tenso de limiar do transistor NMOS, VTn (ponto 2).
2

VTp

VS

IDS
6

C
VE

VTn

1
0

1
1

Fig. 8 - Caracterstica de Transferncia de um inversor CMOS e corrente IDS

Quando a tenso de entrada do inversor atinge VTn, o transistor Tn passa a conduzir na

regio de saturao permanecendo o transistor Tp na regio triodo (pontos 3 e 4 dos grficos
das figs. 7 e 8) e o circuito passa a operar na regio B.
Aumentada tenso de entrada, o transistor Tp passar da regio triodo regio de
saturao e o circuito passar a operar na regio C, onde ambos os transistores esto
saturados (pontos 5, 6 e 7). Nesta regio o inversor apresenta um ganho entre entrada/sada
grande e pode mesmo ser empregado como amplificador.
Um pequeno aumento da tenso de entrada faz o transistor Tn entrar na regio triodo, e o
circuito passar a operar na regio D (pontos 8 e 9). Finalmente quando a tenso de entrada
for maior que (VDD-VTp) teremos o corte do transistor Tp, ponto 10, permanecendo o
transistor Tn na regio triodo (regio E). Como Tp est cortado a sada fica praticamente igual
a zero Volts.

Eletrnica Experimental

Circuitos Integrados CMOS Cap.8-7

Observe que em ambas as regies onde o circuito atinge a condio do repouso, regies
A E, a corrente que circula pelo inversor praticamente igual a zero, j que um ou outro
transistor est em corte (na regio A temos Tn cortado e na regio E, Tp cortado). Com isso a
potncia consumida pelo circuito inversor na condio esttica praticamente igual a zero.
Nas transies, por outro lado, com a conduo simultnea dos dois transistores e com a
carga e a descarga das capacitncias de carga e parasitrias internas, temos tenses e
correntes nos transistores e como resultado uma potncia dissipada no inversor.
Entrada

Sada
SiO2 (isolante)

PMOS

NMOS
n+

n+

p+

poo n

VDD
p+

p (substrato)
Figura 9. Construo de um Inversor CMOS.

Na figura 9 mostrada a construo dos transistores NMOS e PMOS que compe um

inversor CMOS. O transistor PMOS formado sobre uma regio de difuso n, poo n,
ligada ao VDD; o transistor NMOS formado sobre o substrato tipo p ligado ao terra.
8.3.2 Portas Lgicas Estticas NOU e NE CMOS
Os esquemas das portas lgicas estticas NOU (NOR) e NE (NAND) esto mostrados nas
figuras 10a e 10b respectivamente. Os circuitos dessas portas podem ser considerados
generalizaes do circuito inversor estudado na seo anterior. No caso da porta lgica
NOU, o leitor pode observar que a sada igual a zero quando Tn1 ou Tn2 estiver conduzindo
(Tp1 ou Tp2 estiver cortado). Em outras palavras, s se a entrada A ou a entrada B estiver em
VDD, sada ser igual a zero. Quando ambas as entradas estiverem em zero, a sada estar
ento em VDD, correspondendo ao valor digital 1 (lgica positiva). Da mesma maneira,
podemos estudar a implementao CMOS do NE apresentada na fig.10b. A tenso de sada
igual a zero quando Tn1 e Tn2 estiverem conduzindo (Tp1 e Tp2 estiverem cortados).
Na figura 11 temos uma porta lgica esttica NOU, no qual foram acrescidos mais quatro
transistores de maior capacidade de corrente e que formam um circuito de sada denominado
acoplador de sada (buffer de sada). A finalidade desse acoplador reduzir a impedncia de
sada e, conseqentemente, melhorar os tempos de transio do circuito. Outra vantagem da
utilizao dos acopladores de sada o fato da impedncia de sada no variar com as
diferentes combinaes de entradas, como ocorre na porta NOU da figura 10.
Adicionalmente, devido ao aumento de ganho proporcionado pela associao, temos um
estreitamento da regio de transio da curva caracterstica de transferncia do circuito e,
como conseqncia, a reduo na potncia dissipada.

Cap.8-8 Circuitos Integrados - CMOS

Eletrnica Experimental

VDD

VDD

Tp1
B

T p1 T p2

Tp2

S=A+B

S=A.B
A

Tn2

Tn1 Tn2
T n1

a) Porta NE

a) Porta NOU

Figura 10. Circuitos das Portas Lgicas Estticas NOU e NE em CMOS.

V DD

T p1
T p3
A

T p4

T p2
S=A+B

Tn1 T n2
T n3

Tn4

Figura 11. Circuito NOU CMOS com Acoplador de Sada

Eletrnica Experimental

Circuitos Integrados CMOS Cap.8-9

8.3.3 Portas de Transmisso CMOS

A porta de transmisso CMOS constitui uma chave analgica de conduo bidirecional,
implementada em geral com dois transistores MOSFET "flutuantes" (ou seja, o terminal fonte
no conectado nem a terra nem alimentao) associados em paralelo, conforme a figura
12a. Quando a porta de transmisso habilitada, atravs da ativao do sinal de controle, a
entrada conectada sada pelos transistores Tp1 (PMOS) e Tn1 (NMOS). Nesse estado, o
terminal de porta do transistor canal P est ligado ao terra e o terminal de porta do transistor
N, fonte de alimentao. Em geral a carga de sada dimensionada de forma que, quando a
porta de transmisso est habilitada, os transistores operem, no regime, na regio triodo,
comportando-se como resistncias.

R
Tp1

entrada

sada

VDD

controle

Rn

Rp

RT

Tn1

V DD/2
(a)

VDD

Ventrada

(b)

Figura 12. (a) Circuito de uma Porta de Transmisso CMOS. (b) Variao da resistncia de uma Porta de
Transmisso CMOS em funo da tenso de entrada.

H duas razes para se utilizar dois transistores complementares em paralelo para a

implementao da chave. A primeira compensar as variaes de resistncia fonte-dreno
provocadas pelas variaes das tenses VGS e fonte-substrato dos transistores. Como vimos
na seo 5.2, uma variao da tenso fonte-substrato tem como conseqncia variao da
tenso de limiar do transistor MOS. Assim ao se alterar a tenso da entrada de zero a VDD, a
resistncia do transistor NMOS (Rn) vai aumentando, podendo atingir valores apreciveis.
Por outro lado, a resistncia do PMOS (Rp) tem comportamento complementar, fazendo com
que a resistncia equivalente da chave (Rn//Rp) fique dentro de determinados limites. Na figura
12b temos as curvas de resistncia de ambos os transistores e da resistncia equivalente da
chave em funo da tenso de entrada; estas curvas ilustram bem a operao dos dois
transistores. Note que a resistncia equivalente da associao tem seu valor mximo prximo
da metade da excurso da entrada. A segunda razo para o uso de dois transistores permitir
que tenses com valores prximos tanto de zero como de VDD possam ser transmitidas pela
chave. Considere uma porta de transmisso implementada apenas com um transistor NMOS;
nesse caso a fonte e o dreno serviro como entrada e sada (indiferente da ordem) da porta
de transmisso e a porta do transistor, como entrada de controle. Quando a porta de
transmisso estiver habilitada, sinal de controle com valor VDD, apenas tenses de entrada
com valores inferiores a (VDD-VTn) podero ser transmitidas. Tenses superiores a este valor
foraram na sada sempre o mesmo valor (VDD-VTn).
No caso de se usar um transistor PMOS, o problema aparece com tenses com valores
inferiores a |VTp|. Tais dificuldades so especialmente graves quando estas portas de
transmisso so usadas para implementar lgica digital. Para contornar esse problema portas
com transistores complementares so empregadas; uma outra alternativa utilizar no controle
Cap.8-10 Circuitos Integrados - CMOS

Eletrnica Experimental

tenses diferentes de VDD ou terra (por exemplo, uma porta com transistor NMOS e o valor
da tenso de controle indo de zero a (VDD+VTn)).
8.4

CARACTERSTICAS DE CIRCUITOS INTEGRADOS CMOS

8.4.1 Margens de rudo

Uma caracterstica importante dos CIs CMOS sua elevada imunidade a rudos; isto quer
dizer, a grosso modo, que para ocorrer mudanas no nvel lgico da sada do circuito CMOS,
uma das entradas deve experimentar uma variao considervel. A imunidade a rudo
normalmente avaliada atravs dos parmetros margem de rudo baixa, MRB, e margem de
rudo alta, MRA. Podemos obter os valores destes parmetros a partir da caracterstica de
transferncia do CI CMOS, como mostrado na figura 13.

VS
V DD

dVS /dVE=-1

MRB

ponto de
transio

dVS/dVE =-1

MRA
VE
V tran

V DD

Figura 13. Caracterstica de Transferncia de um Inversor CMOS e as margens de rudo baixas, MRB, e alta, MRA.

Como o ponto de transio (ponto onde temos VS=VE) de um CI CMOS normalmente

projetado para estar prximo a VDD/2, temos que os valores da margem de rudo baixa e da
margem de rudo alta so prximos. Adicionalmente, em uma porta lgica com acoplador de
sada, devido ao fato da transio da curva de transferncia ser bastante abrupta, os valores
das margens de rudo aproximam-se de VDD/2, caso ideal para o circuito.

Eletrnica Experimental

Circuitos Integrados CMOS Cap.8-11

8.4.2 Tempos de subida, descida e atraso

Os tempos de subida, t s, e descida, t d, de um CI CMOS so definidos como os intervalos
tempo em que o sinal de sada leve para ir de 10% a 90% de VDD e de 90% a 10% de VDD,
respectivamente. A figura 14 ilustra esses parmetros.

V
VDD

VE

VS

90%

50%

tas

tad
10%
td

ts

Figura 14. Tempos de subida, t s, de descida, t d, de atraso na subida, t as, e de atraso na descida, t ad.

Na figura 15 temos ilustrada a descarga do capacitor de carga de um inversor CMOS que

ocorre durante a descida do sinal de sada. Observe que na transio entre os nveis "1" e "0"
o NMOS passa sucessivamente do corte para saturao e finalmente da saturao regio
triodo. Portanto, no trecho T1 temos a descarga linear do capacitor por uma fonte de corrente
e no trecho T2, a descarga exponencial por uma resistncia. O tempo de descida total para
um inversor dado aproximadamente por [We93]
td =

4(C i + CL )
nVDD

(5)

onde Ci a soma das capacitncias internas e CL a capacitncia de carga na sada.

Analogamente, o tempo de subida dado por

tS =

4(Ci + CL )
pVDD

(6)

O tempo de atraso, t a, de um CI CMOS definido como o intervalo de tempo entre o

instante em que o sinal de entrada atinge 50% de VDD e o instante em que o sinal de sada
tambm atinge 50%. Na realidade, como mostrado na figura 14, dois tempos de atraso
podem ser considerados: o tempo de atraso de subida, t as, e o tempo de atraso de descida,
t ad. O atraso mdio entre esses dois valores pode ser calculado aproximadamente com os
valores de t s e t d, como mostra a expresso abaixo:

ta =

t as + tad (t s + t d )

2
4

Cap.8-12 Circuitos Integrados - CMOS

(7)

Eletrnica Experimental

VDD

D
G

ID

VE=VDD
S

IDS

VDS

T1

VDD

T2

(VDD-VTn)

T1

VDS
(VDD -VTn )

T2

VDD

Figura 15 - Tempo de Descida de sada de CIs CMOS.

Antes de encerrar este item chamemos a ateno para dois pontos importantes que as
relaes (5), (6) e (7) mostram:

os tempos de subida, descida e atraso so linearmente dependentes de CL: assim, quanto

maior a carga na sada mais lentos so os CIs CMOS;

os tempos de subida, descida e atraso so inversamente proporcionais a VDD: uma

reduo na tenso de alimentao de um CI CMOS tem como conseqncia uma
reduo na sua performance.

Eletrnica Experimental

Circuitos Integrados CMOS Cap.8-13

8.4.3 Dissipao de Potncia

A potncia dissipada por uma porta lgica CMOS pode ser dividida em quatro componentes
[We93]:
a) P1, Potncia quiescente, a potncia dissipada pelo circuito quando no temos variaes
nos sinais aplicados s entradas, seu valor simplesmente o produto da corrente de fuga
interna do CI pela sua tenso de alimentao:
P1 = I fugaVDD
(8)
onde Ifuga a corrente de fuga do CI.
b) P2, Potncia dinmica devido s capacitncias internas, a potncia dissipada devido s
cargas e descargas das capacitncias internas da porta lgica, podendo ser calculada
como:
2
P2 = CV
(9)
i DD f
onde Ci soma das capacitncias internas e f a freqncia do sinal de sada.
c) P3, Potncia dinmica devido s transies: a potncia dissipada devido a conduo
simultnea de transistores N e P que pode ocorrer durante as transies. Essa conduo
acaba por criar um caminho eltrico direto entre VDD e terra e uma corrente elevada
passa por esse caminho. Uma aproximao para a potncia dinmica pode ser calculada
atravs da seguinte expresso:

(t + t )
P3 =
(VDD 2VT ) 3 s d f
(10)
12
2
onde considerado que n= p= e VTn=VTp=VT . Para o caso de 2VT >VDD, os
transistores P e N nunca conduzem simultaneamente e a potncia dinmica zero. Tal
situao pode ser utilizada com vantagem para reduo do consumo de potncia mas
causa, por outro lado, uma grande diminuio na velocidade do CI.
d) P4, Potncia dinmica devido s capacitncias externas de carga do circuito: a potncia
dissipada devido s cargas e descargas das capacitncias externas da porta lgica. Pode
ser calculada da mesma forma que a potncia P2:
2
P4 = CLVDD
f

(11)

onde CL soma das capacitncias externas da porta lgica.

Como as potncias P2 e P3 dependem apenas de caractersticas internas da porta lgica e,
ainda, exibem a mesma dependncia com a freqncia, pode-se definir uma potncia
combinada diretamente proporcional a uma capacitncia equivalente CPD, cujo valor pode ser
obtido em manuais de fabricantes:
2
P5 = ( P2 + P3 ) CPDVDD
f
(12)
onde CPD uma capacitncia equivalente.
Somando-se os vrios termos acima, temos a potncia dissipada total, PT:
2
PT = (CPD + CL )VDD
f + I fugaVDD

(13)

Observe que a potncia de um CMOS fortemente dependente do valor de VDD2.

Cap.8-14 Circuitos Integrados - CMOS

Eletrnica Experimental

8.5

CIRCUITOS DE PROTEO DE ENTRADA

Nos transistores CMOS, o xido de porta, camada de SiO 2 abaixo da porta (figura 2),
L
apresenta uma espessura bem reduzida. Seu valor est em torno de t ox = min onde Lmin o
45
comprimento mnimo de canal permitido na tecnologia [Th00]. Para uma tecnologia com
comprimento de canal mnimo de 0,2m, por exemplo, isto implica em t ox=4,4nm.
O xido de silcio, como qualquer material, quando submetido campos eltricos muito
altos (cerca de 600V/m para o xido de silcio), sofre ruptura. Para um xido de porta com
4,4nm, significa que a tenso de porta no pode ultrapassar a 2,7V, sobe risco de causar
danos permanentes no transistor.
Para transistores internos do CI, fcil controlar as tenses de porta desde de que VDD
tenha um valor baixo; no entanto para transistores que esto ligados a entrada externa, a
situao problemtica. Como as capacitncias de porta em transistores CMOS so
extremamente pequenas, da ordem de dezenas de fF, uma pequena quantidade de carga na
entrada pode causar altas tenses e danos aos transistores. Em particular, devido s cargas
estticas normalmente acumuladas em objetos e pessoas, qualquer contato de mos com um
CI CMOS pode ser o suficiente para danific-lo.
Para proteger o xido de porta destas cargas e tambm de transientes de tenso (liga e
desliga de fontes), usualmente so empregados circuitos limitadores de tenso a diodo, como
mostrado na figura 16, nas entradas. Estes circuitos, para maior garantia e simplicidade, vem
integrados junto com o CI CMOS em dispositivos mais complexos.
VDD

entrada

V DD

sada

entrada

sada

Figura 16. Circuitos de Proteo de entrada.

8.6 REFERNCIAS BIBLIOGRFICAS

[Br98]
[Me98]

BREWER, J.E. A new and improved roadmap. IEEE Circuits & Devices, v.14, p.13-18, Mar.
1988.
MELLIAR-SMITH, C.M. et al. The transistor: an invention becomes a big business.
Proceedings of the IEEE, v.86, p.86-110, Jan. 1998.

[Rs98]

ROSS, I.M. The invention of the transistor. Proc. IEEE, v.86, p.7-28, Jan. 1998.

[Sa88]

SAH, C.-T. Evolution of the MOS transistor-from conception to VLSI. Proceedings of the IEEE,
v.76, p.1280-1326, Oct. 1988.
SEMICONDUCTOR INDUSTRY ASSOCIATION (SIA), International technology roadmap for
semiconductors. San Jose, 1999.
SEDRA, A.S.; SMITH, K.C. Microeletrnica. 4a ed., Makron Books, 2000.
THOMPSON, S.; PACKAN, P.; BOHR, M. MOS scaling: transistor challenges for the 21st
century. Intel Technology Journal, Q398.

[Se99]
[Se00]
[Th00]
[We93]

WESTE, N.H.E.; ESHRAGHIAN, K. Principles of CMOS VLSI design. 2a ed. Reading,

Addison-Wesley Publishing Company, 1993.

Eletrnica Experimental

Circuitos Integrados CMOS Cap.8-15