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DISPOSITIVOS LÓGICOS PROGRAMÁVEIS

DISPOSITIVOS LÓGICOS PROGRAMÁVEIS

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DISPOSITIVOS LÓGICOS PROGRAMÁVEIS (PLD

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Pesquisa retirada do site:
http://www.cefetrio.hpg.ig.com.br/ciencia_e_educacao/8/CI/pld2/default.htm Onde serão encontrados seus idealizadores.

GLEDSON VILLARTA GONÇALVES RA: 0602305 Engenharia Mecatrônica, Anhanguera Educacional Unidade II Taubaté, SP

exigindo um considerável espaço de circuito impresso. com circuitos que implementam várias funções lógicas de uso corrente no projeto de computadores. Os recentes desenvolvimentos de dispositivos lógicos programáveis (PLD) têm proporcionado aos projetistas de sistemas uma forma de substituir um conjunto de chips-padrão por um único CI. Podemos nos deparar com projetos que vão requerer a utilização de centenas ou milhares de chips-padrão. o que acarreta fontes menores e mais baratas.DISPOSITIVOS LÓGICOS PROGRAMÁVEIS . o fabricante de computadores ou de aparelhos eletrônicos precisará manter um estoque consideravelmente grande de diversos CIs diferentes para poder fabricar seus produtos. maior confiabilidade. processo de montagem das placas mais fácil e menos custoso. facilidade na pesquisa de falhas do circuito. . possuindo menos conexões sujeitas a falhas e. Além disso. uma vez que o projeto utiliza menos CIs. menor consumo de energia. A redução do número de CIs utilizados no projeto tem uma série de vantagens: menos espaço ocupado nas placas de circuito impresso e consequentemente menos placas utilizadas no projeto. finalmente. e um tempo extremamente grande para inserção e solda destes componentes na placa.PLD INTRODUÇÃO Os projetistas de sistemas têm à sua disposição um conjunto enorme de CIspadrão.

interrompendo com isto algumas conexões e deixando outras intactas. Cada uma das portas AND é conectada a duas linhas de entrada diferentes. O CI é considerado programável pelo fato de se poder especifi car a função ou as funções lógicas que ele deverá implementar. . de acordo com as especificações do usuário. de maneira a produzir as formas normas e invertida de cada variável. pois tem como resultado a implementação de uma função lógica diferente para cada padrão de queima especificado. Estas linhas são linhas de entrada da matriz de portas AND. através da queima seletiva dos fusíveis internos. O processo de "queima de fusíveis" pode ser feito pelo próprio fabricante.PLD Um PLD é um CI que contém grande número de portas e flip -flops interconectados dentro do chip. cada uma das quais podendo ser uma função lógica de duas variáveis A e B. Cada entrada é jogada tanto em um buffer não-inversor quanto num buffer inversor. ligadas de maneira a gerar quatro saídas diferentes. As saídas das portas AND são chamadas linhas de produto. de modo a produzir um único produto das variáveis de entrada. A maioria de tais conexões é feita através de fusíveis que podem ser queimados ou mantido intactos. por meio de um equipamento especial. Este processo é denominado programação. A idéia básica dos CIs programáveis é uma matriz de portas AND e uma de portas OR. ou pelo próprio usuário.

o dispositivo vai gerar permanentemente em suas saídas cada uma das funções selecionadas. se houver a queima dos fusíveis 1 e 4. através da queima seletiva dos fusíveis apropriados. através de uma ligação que inclui um fusível. cada saída das portas OR será uma constante 1. Com todos os fusíveis inicialmente intactos. Simbologia de PLDs . a saída O1 ficará como abaixo: Pode-se programar cada uma das outras portas OR remanescentes de maneira similar à descrita acima. O3 e O4 pode ser programada para implementar qualquer função de A e B. na entrada da porta OR 1. Os PLDs são projetados de forma que a queima de um fusível de entrada das portas OR faça com que esta entrada assuma o nível lógico 0. Uma vez que todas as saídas tenham sido programadas. Abaixo a prova: Cada uma das quatro saídas O1. Por exemplo.Cada linha de produto é conectada a uma das quatro entradas de uma porta OR. O2.

as entradas A e B estão ligadas à porta AND de maneira a gerar o produto AB. os buffers de entrada são representados sem a distinção entre inversores e nãoinversores e uma única linha aparece como entrada da porta AND. Possui quatro entradas completamente decodificadas pelas portas AND. As conexões das varáveis de entrada a porta And são indicadas ora por um ponto ora por um X. entre elas existe aquela que utiliza a PROM como elemento básico. Por isso os fabricantes destes dispositivos adotaram uma simbologia simplificada para representar os circuitos internos dos PLDs. representando as quatro entradas existentes. No modelo simplificado. enquanto que as conexões das saídas dos ANDs para as entradas dos ORs são todas programáveis. A ausência de conexão. ou seja. . As conexões das linhas de entrada a uma das portas da matriz de ANDs são hardwired.O diagrama ficaria muito confuso no caso de PLDs com muitas variáveis de entrada. cada porta gera um dos 16 possíveis produtos AND. Neste exemplo. O PROM mostrado a seguir pode funcionar como um PLD. e o ponto representa uma conexão hardwired. uma conexão que não pode ser alterada. Arquitetura dos PLDs Existem diversas arquiteturas empregadas no projeto de um PLD. ou seja. O X representa um fusível.

permitindo. os dispositivos eram devolvidos ao projetista. tornou-se possível ao próprio usuário programar o PLD. de custo muito baixo. com o aparecimento de diversos equipamentos para programação de PLDs. PLAs e FPLAs. Este mapa era devolvido ao fabricante do dispositivo que fazia então a programação de acordo com o mapa fornecido. então. usando seus próprios dados. . que o usuário programe e teste o dispositivo.Programação Quando os PLDs foram introduzidos. Recentemente. sua programação era feita através do preenchimento pelo projetista do circuito de um mapa de fusíveis que mostrava quais os fusíveis que deveriam ser queimados. de maneira que o PLD pudesse produzir as funções desejadas. O chip a ser programado é colocado em um soquete do equipamento de programação. Após realizar alguns testes. Existem no mercado programadores universais que podem ser utilizados para programar diversos tipos de PROMs.

Quase sempre as características operacionais de tais dispositivos são programáveis. Pld 1016 São dispositivos lógicos programáveis de alta densidade contendo 96 registros. Este tipo de PLD é chamado seqüenciador lógico programável. Esta desvantagem foi eliminada pela maioria dos fabricantes de PLDs. FABRICANTES: Xilinx e Latice). Então. Isto dá ao projetista uma grande oportunidade de projetar contadores e outros circuitos lógicos seqüenciais. A estrutura e o funcionamento básico estão descritos. sem muito esforço. O isp1016E possui sistemas de programação e . Todos os PLDs estudados até o momento eram programáveis através da queima de fusíveis. tal dispositivo não poderá ser reutilizado. Nestes casos. que desenvolvem dispositivos que podem ser apagados e reprogramados quantas vezes forem necessárias. XC 3020 e GAL 22V10 foram escolhidos para se ter uma noção de suas estruturas e o que os diferencia. ou se desejar mudar o projeto do sistema ao qual o PLD pertence. quatro pinos de entrada.Considerações finais Muitos PLDs incluem um ou mais dos seguintes dispositivos como parte de suas arquiteturas: flip-flop. Uma vez queimado. um pino de entrada de habilitação global e um GRP ( global routing pool). o fusível não pode ser recomposto. (PESQUISA: internet. O GRP oferece interconectividade comp leta entre todos esses elementos. latchs. assim como suas conexões com outros dispositivos do chip. três pinos de entrada de dados. 32 pinos universais de entrada e saída. porém é de extrema importância conhecer os tipos de PLDs existentes no mercado e suas principais características. registradores de entrada e registradores de saída. deverá jogá-lo fora e compara outro para ser reprogramado. se houve algum erro na programação. Os PLDs 1016.

. cada qual é conectada diretamente um pino de I/º Cada célula d e I/O pode ser programada individualmente para ser uma entrada combinacional. A unidade lógica básica dos componentes ispLSI 1016E e pLSI 1016E é o bloco lógico genérico (generic logic block ± GLB). Cada GLB tem 18 entradas. A rede de distribuição de clock pode ser obtida de um GLB de clo ck especial (BO no ispLSI 1016E e no pLSI 1016E). Ele é arquitetônico e parametricamente compatível com o componente pLSI 1016E. Cada ispLSI 1016E e pLSI 1016E contém dois megablocos. Oito GLBs. Existe um total de 16 GLBs no ispLSI 1016E e no pLSI 1016E. mas faz a multiplexagem de quatro pinos de entrada para controle de programação. . um arranjo de E/OU/OUEXCLUSIVO programável. Os GLBs são nomeados A). Os níveis de sinal são compatíveis com níveis TTL e as saídas podem fornecer 4mA ou "sink 8 mA". O ispLSI oferece reprogramabilidade não-volátil do tipo "on the fly" da lógica. 16 células de I/O. as saídas de todos os GLBs e todas as entradas das células bidirecionais de I/O . seqüencial ou "latched". Todas as saídas de GLB trazidas de volta ao GRP de maneira que elas possam ser conectadas às saídas de qualquer outro GLB no dispositivo. Entradas do GLB vem do GRP e entradas específicas (só para este fim). e quatro saídas que podem ser configuradas para serem combinacional ou sequiencial.diagnóstico de 5 volts. Atrasos através do GRP tem sido equacionados para minimizar "timing". Cada saída pode ser programada independentemente para taxa de transmissão rápida ou lenta. e cinco saídas de clocks (CLK1.y2)são conectados à rede de distribuição. Três pinos de clock (yo. saída ou pino bidirecional com controle tri-state. B7.y1. o ispLSI 1016E e o pLSI 101 6E possuem ainda um novo pino de saída de habilitação global. Os dispositivos possuem também 32 células de entrada/saída (I/O). para minimizar ruídos de comutação de saída. O GRP possui como entradas.. IOCLK 0 E IOCLK1) destinam-se a enviar clocks aos GLBs e as células de I/O . CLK2. As saídas dos 8 GLBs são conectadas a um conjunto de 16 células de I/O pelo ORP. Clocks no ispLSI 1016E e no pLSI 1016E são selecionados por meio da rede de distribuição de clocks. bem como a interconecção para permitir sistemas reconfiguráveis de fato.A1. Todos esses sinais são feitos viáveis às entradas dos GLBs. A lógica desse GLB permite ao usuário criar um clock interno a partir de uma combinação de sinais internos ao dispositivo.. duas portas específicas e um ORP (output routing pool ± rede de interconecção de saída) são interconectados para formar um megabloco. Um "superset" funcional da arquitetura do ispLSI 1016 e do pLSI 1016.

Cada macromolécula de GAL 22V10 tem dois modos de funcionamento primários: Registrado e Ajustável I/O. são descritos no ANEXO 3-272. Cada um destes dois modos e os bits colocados para capacitá-los. Sua arquitetura fornece o máximo de flexibilidade permitindo assim o OLMC de ser configurado pelo usuário. que são normalmente controlados por compilador lógico. Circuitos CMOS permitem o GAL 22V10 a consumir muito menos quando comparados aos dispositivos 22V10 bipolares. A tecnologia E2 oferece maior velocidade (<100ms) de apagamento. O GAL 22V10 tem um variável número de produtos diferentes de acordo com o OLMC. XC 3020 . combina o processo CMOS de alta capacidade ca a tecnologia E2 para fornecer a melhor capacidade possível de qualquer dispositivo 22V10 do mercado.GAL22V10 O GAL22V10. com propagação máxima de 5ns de tempo de demanda. desde que estejam capacitados para reprogramar ou reconfigurar o dispositivo rapidamente e eficientemente. O GAL22V10 é totalmente compatível com o padrão bipolar e com o dispositivo CMOS 22V10. A polaridade de saída destes OLML podem ser individualmente sejam eles de ação alta ou baixa. O modo e polaridade são colacdos po dosi bits (SO e S1).

ALTERA A Série XC 3000 da Xilinx.Matriz Simétrica : Ex. Do ponto de vista da disposição dos Blocos lógicos e do roteamento.Baseada em Canais: Ex. A Figura ilustra como exemplo.C. Como podemos ver na figura abaixo.PLD Hierárquica:. a arquitetura da série XC 3000. Para se conectar com o exterior do circuijto. Os Recursos de Roteamento são mostrados a seguir. o circuito é composto por uma matriz de Blocos lócos Lógicos.D e E).Arquiteturas Programáveis Do ponto de vista da disposição dos Blocos Logicos as arquiteturas programáveis podem ser classificadas em quatro tipos: . Blocos Lógicos da Família XC 3000 A Figura a seguir ilustra um exemplo de Bloco Lógico da família XC 3000 Xilinix. .:XILINX .B.:ACTEL .: ORCA .Mar de Portas: Ex. a série XC 3000 da Xilinx é um exemplo de arquitetura baseada na topologia de Matriz Simétrica. Estes estão circundados por linhas de roteamento que se ligam através das Switch Matriz. As saídas X e Y podem ser configuradas de maneira que as funções lógicas F e G sejam ou não bulferizadas. que implementam duas funções lógicas (F e G) de cinco entradas (A. Cada Bloco Lógico possui duas LUT (Look-UP Table). Para isto cada Bloco Lógico possui dois flipflops.Blocos de I/O estão dispostos em volta do circuito.

Esta rede circunda os blocos lógicos (CLBs) e os blocos de E/S (IOBs).Esta arquitetura de Bloco Lógico permite ainda uma realimentação interna dos sinais de F e G. através das entradas Qx e Qy da LUT. As conexões físicas entre os fios são feitas ora com transistores de passagem controlados por bits de memória (PIP) ora com chaves de interconexão (Switch Matrix). Recursos de Roteamento A interconexão entre os blocos é feita através de uma rede de duas camadas de metal. uma entrada direta (Direct Imput) é provida de forme que os recursos sequenciais (o flip-flop) do Bloco Lógico possa ser usado diretamente sem passar pela LUT. após sua passagem pelos flip-flops. Estas conexões sãos programáveis na fase de roteamento automático executada pelo software de . Switch Matrix Switch Matrix são chaves de interconexão que permitem o roteamento entre os Blocos Lógicos através das Conexões Globais. Finalmente. os recursos de roteamento da Série XC 3000 da Xilinx possuem: y y y y Conexões Globais (General Purpose Interconnect) Matriz de Conexão (Switch Matrix) Linhas Longas (Long Lines) Conexões Diretas (Direct Connections) Conexões Globais Conexões Globais formam uma rede de Interconexões e colunas de cinco fios de metal cada que seligam através de chaves de interconexão (Switch Matrix). Como pode servisto na figura.

Conexões Diretas (Direct Interconnect) São conexões entre CLBs vizinhas e permitem conectar blocos com o menor atraso. Cada coluna de roteamento possui 3 linhas longas e cada linha de roteamento possui 2 linhas longas. A figura em seguida mostra as possíveis interconexões feitas por uma Switch Matrix. cada saída Y de uma CLB pode ser diretamente conectada à entrada D da CLB imediatamente acima e à entrada A da CLB imediatamente abaixo. Para cada CLB a sua saída X pode ser diretamente conectada à entrada B da CLB a sua direita e à entrada C da CLB a sua esquerda. pois não utilizam os recursos globais de roteamento. Edinet. Da mesma forma. Nos extremos do circuito as CLBs que estão ao lado dos IOBs permitem ligações alternativamente entre CLBs e entradas e saídas do circuito. O sinal de . Linhas Longas (Long Lines) São conexões que atravessam todo o circuito sem passar pelas Switch Matrix e são usadas para conectar sinais longos e com restrições de skew entre múltiplos destinos.projeto do fabricante (PPR) ou manualmente com a uso de um a ferramenta de software. Às linhas longas horizontais estão conectadas buffers tri-state que permitem a implementação de Barramentos ou de portas AND com múltiplas entrada (Wired-And) ou grandes Multiplexadores como pode ser visto na figura a seguir: Blocos de I/O da Série XC 3000 A figura à seguir mostra um bloco de E/S da série XC 3000. Os blocos de E/S possuem um buffer tri-state e um flip-flop para os sinais de saída.

3120A XC3030.3190L XC3195A 64 100 44 24 20 84 8x8 10 x10 12 x 12 16 x 14 16 x 20 22 x 22 256 360 480 688 928 1.000 3.500 .3042L.500 .000 2.000 .3090L.000 7.064 64.2.500 Typical Gate Range 1.4.3064L.3142A.7.500 6.000 6. Duas linhas de Clock (CK1 e CK2) estão disponíveis e o seu uso é feito a través de programação.3.000 3.3030L.500 CLBs Array User I/Os Max 64 80 96 120 144 176 Flip-Flops Horizontal Longlines 16 20 24 32 40 44 Configuration Data Bits 14.1.saída pode ser invertido por programa assim como o sinal de controle do 3 state.160 94.784 46.779 22.500 1.500 5.3164A XC3090A. TABELA CARACTERÍSTICA DA SÉRIE XC 3000 Modelo Max Logic Gates 1.000 4. XC3064A. A entrada pode ser buferizada em um latch ou flip -flop (sinal REGISTERED IN) assim como pode entrar diretamente no circuito (sinal DIRECT IN).6.000 .500 .000 .3130A XC3042A. A saída pode ou não passar pelo flip-flop.500 2.320 .984 XC 3020.176 30.3020L.

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