Electrnica III

Trabalhos Prticos 2014/2015

1 Caracterizao de portas lgicas CMOS
2 Introduo ao PSpice - Aplicao ao estudo do dodo e inversores NMOS
3 Inversor CMOS e funes lgicas simples
4 Buffers de sada e lgica dinmica
5 Desenho estrutural de circuitos CMOS com o Microwind














Ernesto Martins, Setembro 2013

Departamento de Electrnica, Telecomunicaes e Informtica
Universidade de Aveiro


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 1


1 Caracterizao de portas lgicas CMOS


Objectivo Estudar o comportamento de um
circuito integrado SSI do ponto de vista das suas
entradas/sadas. Caracterizao esttica e dinmica
de uma porta lgica simples da srie 4000.

Monte numa placa branca um CI 4069UB (6
inversores, fig. 1.1) alimentado com V
DD
= 5V.
Ligue as entradas de I1 e I2 massa, e as entradas
de I4, I5 e I6 a V
DD
. No se esquea de fazer o
habitual desacoplamento da alimentao com dois
condensadores, um electrlitico de 100uF e outro
cermico de 100nF.




1.1- Comportamento esttico

Caracterstica de transferncia
a) Ligue o inversor I3 como na fig. 1.2. Aplicando na entrada um sinal
triangular de frequncia 100Hz, a variar entre 0 e V
DD
, obtenha a
caracterstica de transferncia Vo(Vi), usando o oscilscpio em modo
X-Y. Determine o valor aproximado da tenso V
M
.
b) Adicione agora uma resistncia R2 como na fig. 1.3. Que tipo de
configurao obtm? Ajuste a amplitude e o nvel DC em Vs de forma a
ter em Vo um sinal com 1 a 2V pico-a-pico, centrado em 2.5V. Calcule
vo/vi e note que este valor corresponde ao declive mximo da VTC
obtida na alnea anterior. Calcule tambm vo/vs e compare com o valor
terico respectivo.

Potncia dissipada
c) Na montagem da fig. 1.4, mantendo na entrada Vs um sinal
triangular a 100Hz a variar entre 0 e V
DD
, visualize o sinal em V
a
.
Determine a potncia mxima dissipada pela porta. Obtenha uma
medida da caracterstica I
DD
(Vi) (sendo I
DD
a corrente consumida)
a partir dos sinais Vi e Va, usando o oscilscpio em modo X-Y.







Fig. 1.1 CD4069UB (vista de cima)

Fig. 1.2 1.1 alnea a)

Fig. 1.3 1.1 alnea b)

Fig. 1.4 1.1 alnea c)


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 2


1.2- Comportamento dinmico

Em todas as medies que se seguem, use as pontas de prova na posio compensada (X10), e configure o
osciloscpio de acordo.

Tempos de transio e propagao
a) Usando a montagem da fig.1.5 (em que os inversores da caixa tracejada so usados para melhorar os
tempos de transio do sinal Vi) com V
DD
= 5V, C
L
= 120pF e um sinal rectangular na entrada, mea os
tempos de transio na sada, tr e tf, assim como os tempos de propagao, tp
HL
e tp
LH
. (note que estes
ltimos so medidos entre Vi e Vo).

Potncia dinmica
b) Adicione ao circuito da fig. 1.5 uma resistncia de 100 em srie com a linha de alimentao, tal como
mostra a fig. 1.4. Aplicando na entrada um sinal rectangular de cerca de 100KHz, observe o sinal no pino
de alimentao, Va. Note a diferena entre este sinal e o que observou em 1.1c). Determine o valor mximo
da potncia solicitada fonte de alimentao. Experimente com outros valores de C
L
.

Tempos de propagao vs C
L
e V
DD

c) Com 5 inversores, monte um oscilador em anel, usando o sexto inversor como buffer de sada (fig.1.6).
Use V
DD
= 5V.
i- Mea o perodo de oscilao e determine o tempo de propagao mdio por inversor, tp.
ii- Carregue cada um dos inversores do anel, primeiro com 56pF e depois com 120pF, medindo para
cada caso o perodo de oscilao. Verifique a relao linear entre tp e C
L
.
iii- Considerando que o tempo de propagao de um inversor directamente proporcional ao valor da
capacidade total na sua sada, calcule o valor da capacidade equivalente s capacidades parasitas
(internas, de entrada da porta carga, e das ligaes na placa branca).
d) Com capacidades de carga de 120pF, mea o perodo de oscilao para V
DD
= 3 e 10V, e, para cada caso,
determine o tempo de propagao mdio por inversor. Verifique a dependncia entre tp e V
DD
.



Fig. 1.5 1.2 alinea a)

Fig. 1.6 1.2 alinea c) e d)


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 3


2 Introduo ao PSpice - Aplicao ao estudo do dodo e inversores NMOS.


Objectivos Introduo ao simulador PSpice (verso 9.1). Familiarizao com as suas capacidades bsicas
atravs do estudo do comportamento transitrio do dodo. Estudo de inversores NMOS.

Este o primeiro trabalho laboratorial de Electrnica III em que vamos usar o PSpice. O PSpice uma
verso para PC do SPICE, o ncleo bsico de simulao que hoje integra a maioria dos simuladores de
circuitos comerciais. O que vamos usar uma verso livre, do tipo evaluation (ou de estudante), que est
disponvel na pgina web da disciplina.
A simulao de circuitos no PSpice compreende a descrio grfica do circuito a simular usando o utilitrio
schematics, a simulao propriamente dita e a anlise dos resultados atravs do probe. O tutorial
IntroPSpice (ficheiro pdf tambm disponvel na pgina da disciplina) descreve passo a passo o processo de
simulao e criao de bibliotecas de modelos e smbolos de dispositivos, sendo por isso um documento
essencial realizao deste trabalho prtico.




2.1- Estudo do dodo

Comportamento transitrio do dodo 1N4148
a) Usando o circuito da fig. 2.1 pretende-se estudar o
comportamento do dodo 1N4148 quando transita entre o corte
e a conduo. Para isso leia e execute a Seco 1 do tutorial
IntroPSpice. Observe as formas de onda da corrente e tenso
no dodo e note em particular o tempo que este leva a desligar
assim que polarizado inversamente.

2.2- Estudo de inversores NMOS
Com base na informao contida na Seco 2 do tutorial, crie uma nova biblioteca de smbolos com um
transstor NMOS. O atributo MODEL deste smbolo dever ser NMOS0P5 que corresponde a um dos
modelos existentes na biblioteca de modelos fornecida, e3lib.

Inversor com carga resistiva
a) Depois de introduzir o esquema da fig. 2.2, efectue uma
anlise DC para obter a caracterstica de transferncia (VTC).
Mea as tenses V
OH
, V
OL
, V
iH
, V
iL
e V
M
e calcule as margens de
rudo N
MH
e N
ML
. Calcule o valor terico de V
M
.
b) Atravs duma anlise transitria mea os tempos de
propagao tp
HL
e tp
LH
. Compare estes valores com os obtidos
teoricamente
.





Fig. 2.1 seco 2.1

Fig. 2.2 seco 2.2 a) e b)


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 4

Inversor com carga saturada
c) Substitua a resistncia Rd por um MOSFET idntico a M1, mas
com W 10x menor, e ligue-o como na fig. 2.3. Fazendo uma
anlise DC obtenha a VTC deste inversor e mea as tenses V
OH
,
V
OL
, V
iH
, V
iL
e V
M
e calcule as margens de rudo.
d) Desligue o substrato de M2 da massa e ligue-o ao seu terminal
de fonte. Repita o procedimento anterior e justifique as diferenas
observadas. Calcule para este caso o valor terico de V
OL
.
e) Neste inversor o aspecto da VTC depende fortemente do factor
K
R
, a razo geomtrica entre os transitores M1 e M2. Para apreciar
convenientemente este efeito podemos recorrer a uma anlise DC
do tipo paramtrico. Para isso siga os passos seguintes (ver fig.
2.4):
1. Definir os dois transstores com o mesmo W=1.25m;
2. Em M1 iguale o atributo W expresso {KR*1.25u},
tornando-o assim acessvel atravs do parmetro global KR;
3. Introduza no esquema o pseudo-componente PARAM
existente na biblioteca special.slb. Este componente
uma tabela que define parmetros globais. Inserir o
parmetro KR e inicializar o seu valor a 1;
4. No menu Setup, para alm de seleccionar o DC
Sweep, seleccione tambm Parametric. Inicializar esta
ltima caixa de dilogo com o parmetro global a usar,
ou seja KR, e inserir a lista de valores de KR: 1, 5, 10,
20.
Depois disto a simulao deve dar o resultado pretendido,
ou seja, uma famlia de quatro VTCs, correspondentes a
cada um dos valores indicados de KR.
f) Quantifique a variao de t
pLH
com a tenso de
alimentao. Para isso siga o procedimento da alnea
anterior definindo a tenso de alimentao com um
parmetro global, e medindo t
pLH
com C
L
=10pF para quatro
valores de V
DD
: 5, 3, 2 e 1V.
Use em M1 o valor W=12.5m.
Mea os tempos usando um impulso de entrada a variar
entre 0 e V
DD
e lembre-se que precisa de saber os valores de
V
OH
e V
OL
para determinar o V
th
para cada uma das tenses
de alimentao.
Comente os resultados obtidos.






Fig. 2.3 seco 2.2 c) e d)

Fig. 2.4 seco 2.2 e) e f)
W=1.25um
L=0.5um


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 5


3 Inversor CMOS e funes lgicas simples


Objectivos Estudo das caractersticas estticas e dinmicas do inversor CMOS. Estudo dum circuito
combinatrio simples de duas entradas obteno da VTC e tempos de propagao em funo da(s)
entrada(s) usada(s).

Este trabalho baseia-se em modelos PSpice de nvel 3 de transstores MOS extrados dum processo CMOS
de 0.25m. Os modelos encontram-se na biblioteca e3lib.
Usando o editor de smbolos adicione sua biblioteca de simbolos (ficheiro .slb) um transstor PMOS com
o atributo MODEL igual a CMOSP. Tomando por base este novo transstor bem como o NMOS criado no
trabalho anterior (agora com o atributo MODEL igual a CMOSN) introduza no simulador o esquema do
inversor CMOS da fig.3.1.


3.1- Inversor
VTC
a) Usando uma anlise DC, obtenha a caracterstica de
transferncia Vo/Vi do inversor. Mea os valores de V
OL
, V
OH,
V
IL
,
V
IH
e V
M
e o ganho mximo na regio de transio (use a funo
derivada). Calcule as margens de rudo.
Nvel de deciso
b) Verifique como varia a tenso de deciso (ou de threshold) do
inversor com a razo das geometrias dos transstores, medindo os
valores de V
M
para W
M2
igual a 2m e 16m.
Potncia dissipada
c) Novamente com W
M2
= 5m, obtenha um grfico
da potncia esttica consumida em funo de Vi.
Indique o valor da potncia mxima, P
max
, bem
como os valores de Vi para os quais a potncia
dissipada 10% de P
max
.
Capacidade de entrada
d) Utilize a montagem da fig.3.2 para determinar a
capacidade de entrada de um inversor nesta
tecnologia. O procedimento consiste em efectuar
uma srie de anlises transitrias, variando Co at
que os tempos de propagao de I1 e I3 sejam
iguais. Isso acontecer para Co = Cg.
Determine o valor de Co que equaliza tp
HL
e o valor de Co que equaliza tp
LH
e faa a mdia aritmtica de
ambos. Divida este valor por (W
P2
+ W
N2
) para obter Cg, o valor de Cg por unidade de largura (em fF/m)
para esta tecnologia.
O valor de Cg para o inversor da fig. 3.1 (I1) pode agora ser determinado por Cg.(W
P1
+ W
N1
). Compare
este valor com o que pode determinar teoricamente usando os parmetros indicados na biblioteca e3lib.lib.

Fig. 3.1

Fig. 3.2


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 6

Tempos de propagao
e) Obtenha o tempo de propagao do inversor para
vrios valores do fan-out usando a montagem da fig.
3.3. O fan-out simulado com o atributo M dos
transstores do inversor I2.
Para que as capacidades de difuso do inversor I1
sejam levadas em conta, calcule os valores dos
parmetros geomtricos AD, AS, PD e PS dos
transstores deste inversor, considerando que estes so
desenhados de acordo com o layout da fig. 3.4.
Mea tp
HL
e tp
LH
de I1 em vazio (tempo de propagao
intrnseco) e para fan-outs de 1, 2, 4 e 8. Com os
resultados obtidos, expresse os tempos de propagao
na forma (com tp
HL
e tp
LH
em ps):


Se dividir m
HL
e m
LH
pelo Cg determinado na alnea anterior, obtm
m
loadHL
e m
loadLH
(em ps/pF) que lhe permitem estimar os tempos de
propagao do inversor com qualquer carga capacitiva.
Potncia dinmica
f) Carregue o inversor da fig. 3.1 com uma capacidade de 0.3pF e
aplique um sinal de entrada com perodo de 20ns. Obtenha com a funo
AVG() do PROBE o valor mdio da potncia consumida em vrios
perodos do sinal de entrada: AVG(I(VDD)*V(VDD:+)). Compare o
valor obtido com o valor terico dado por

Aumente os tempos de transio do sinal de entrada para 1ns e repita o
procedimento. Neste caso a potncia consumida maior. Porqu?

3.2- Circuito combinatrio
Construa agora o circuito combinatrio de duas entradas representado na fig.3.5. Note que os transstores
M1 e M3 tm uma geometria dupla da do NMOS do inversor da fig. 3.1. (Nota: os terminais rectangulares
encontram-se em port.slb com a designao Global). Consegue identificar a funo booleana realizada?
VTC
a) Quando usado como inversor, a VTC deste circuito depende da entrada que usada. Para quantificar
esta dependncia obtenha de novo as tenses caractersticas da VTC para os trs casos seguintes:
i) Fixando A a V
DD
e aplicando Vi em B;
ii) Fixando B a V
DD
e aplicando Vi em A;
iii) Aplicando Vi em ambas as entradas.
Compare os diferentes valores de V
M
obtidos. Como variou V
M
em relao ao valor anteriormente medido
para o inversor?
b) Altere a dimenso W de M1 e M3 para 2m (igual de M1 do inversor da fig. 3.1) e repita as
simulaes anteriores. Que novos valores de V
M
obtm?

Fig. 3.3

Fig. 3.4

Fig. 3.3
f V C P
DD L dyn
. .
2
=
int int
. e .
pLH LH pLH pHL HL pHL
t M m t t M m t + = + =
W
2
6
1 Metal
poly
difuso
m 25 . 0 2 =
6


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 7

Tempos de propagao
c) Calcule os valores dos parmetros
geomtricos AD, AS, PD e PS dos quatro
transstores do circuito, considerando que
estes so desenhados de acordo com o
layout da fig. 3.4
1
.
i) Mea os tempos de propagao, tp
HL
e
tp
LH
, intrnsecos da gate para cada uma
das condies de 3.2-a) e comente os
resultados.
ii) Repita a medio dos tempos de
propagao, para cada uma das
condies de 3.2-a), agora com uma
carga de 8 inversores idnticos ao da
fig. 3.1. Para o efeito utilize a mesma
carga que usou em 3.1-e) com M=8.
Compare estes resultados com os que
obteve para o inversor.
iii) Repita o ponto anterior com V
DD
=
2V.
(
1
Na prtica, como algumas difuses so partilhadas entre transstores e outras nem sequer precisam de contactos, os
permetros e reas reais destas acabam por ser mais reduzidos do que os valores obtidos assumindo o layout da fig.
3.4)



Fig. 3.5


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 8


4 Buffers de sada e lgica dinmica


Objectivos Dimensionamento de buffers de sada para drive de capacidades elevadas. Caractersticas
dinmicas e estticas - circuito com buffer vs circuito sem buffer. Funcionamento de um circuito
combinatrio em lgica domin. Efeito da conduo dos transstores na regio de inverso fraca e
determinao da frequncia mnima de operao.


4.1- Buffers de sada
Como j teve a oportunidade de concluir em trabalhos
anteriores, os tempos de propagao de uma gate CMOS so
proporcionais ao valor da capacidade de carga. Em circuitos
integrados a capacidade total presente num pino de sada pode
ser da ordem dos pF, pelo que, para limitar os tempos de
propagao, as sadas dos circuitos digitais so munidas de
buffers de elevada capacidade de drive.
Suponha que o inversor da fig. 4.1, caracterizado no trabalho 3,
representa a funo lgica implementada por um circuito
integrado (CI). O pino do CI onde a sada do inversor deve ser
ligada apresenta uma capacidade de 4pF. Os modelos dos
transstores a usar neste trabalho so os mesmos do trabalho
anterior (CMOSN e CMOSP)
1
.
Construo do buffer duplo
a) O buffer a usar constitudo por dois inversores com
transstores maiores do que os do inversor dado. No primeiro
inversor do buffer os transstores apresentam um W que f
vezes maior do que o W do
transstor correspondente no
inversor da fig.4.1. No segundo
inversor esta razo f
2
(fig.4.2). Ao
desenhar o buffer tenha o cuidado de
definir f, o factor de fan-out, como
um parmetro global.
Com base na capacidade de entrada
do inversor da fig. 4.1, Cg, medido
no trabalho 3, calcule o factor de
fan-out que minimiza o tempo de
propagao do inversor com o
buffer.
Caracterizao do inversor com o buffer duplo
b) Supondo o inversor da fig. 4.1 ligado directamente ao pino de sada do CI (ou seja, carregado com
uma capacidade de 4pF) obtenha os tempos de propagao.
c) Considerando agora a introduo do buffer entre a sada do inversor e o terminal do CI (fig. 4.2), mea
os tempos de propagao para factores de fan-out, f = 3, 4, 5, 6, 7 e 8. Que conclui?

1
Para efectuar esta parte do trabalho imprescndivel que leia previamente os apontamentos das aulas toricas, em
particular os Caps 3 e 5, ou as seces correspondentes do Rabaey.

Fig. 4.1

Fig. 4.2


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 9

Dum ponto de vista econmico poder ser vantajoso implementar o buffer usando f = 4 ou at 3, em lugar
de usar o factor de fan-out ptimo determinado em a). Porqu?
d) Considerando um sinal de entrada com perodo de 20ns, obtenha a potncia mdia dissipada pelo
conjunto para f = 6 e compare com C
L
V
DD
2
f, o valor terico da potncia dissipada pelo inversor simples.
e) Obtenha a VTC do inversor com o duplo buffer. Quantifique as diferenas observadas em relao ao que
mediu no trabalho 3.

4.2- Porta simples em lgica domin
Construa agora o circuito dinmico de duas entradas representado na fig.4.3. Esta uma gate em lgica
domin cujo funcionamento se divide em duas fases: pr-carga em que Vx=V
DD
, e clculo em que Vx
condicionalmente descarregado. A durao de cada fase determinada por um sinal de clock, Vc. Antes de
passar s alneas que se seguem tente perceber o funcionamento do circuito e identifique a funo booleana
realizada
2
.
Uma vez que as capacidades de difuso dos transstores desempenham nestes circuitos um papel no
negligencivel, comece por calcular os valores dos parmetros geomtricos AD, AS, PD e PS dos
transstores Mp, Ma, Mb e Me, considerando que estes so desenhados de acordo com o layout da fig. 3.4
(trabalho anterior).
Resposta transitria
a) Com ambas as entradas da
gate ao nvel lgico 1 e o sinal
de Clock definido como na fig.
4.3, mea tp
HL
e o tempo de pr-
carga referido a Vx, assim como
tp
LH
referido sada Vo.
b) Nos circuitos domin o
inversor de sada frequente-
mente dimensionado com um
transstor PMOS extra largo,
para favorecer a transio L-H
(correspondente ao clculo, em
Vo) a qual , por definio, mais
crtica do que a transio H-L.
Mude W de M2 para 10m e
verifique como se alteram os
tempos medidos na alnea
anterior.
Efeito da partilha de carga
c) Este efeito refere-se
distribuio de carga, durante a
fase de clculo, entre o n Vx e
as capacidades de difuso nos ns intermdios do PDN, resultando numa diminuio indesejada da tenso
de nvel lgico 1 em Vx. Para quantificar este efeito (comece por repor o W de M2 em 5m) ligue A a Vc
e B a 0 e observe o sinal em Vx.

2
Leia previamente os apontamentos das aulas toricas, em particular o Cap 5, ou as seces correspondentes do
Rabaey.

Fig. 4.3


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 10

Corrente de fuga
d) Com o circuito de pull-down desactivado verifica-se que durante a fase de clculo a tenso em Vx
diminui, o que se deve conduo dos transstores na regio de inverso fraca (ou subthreshold). Para
constatar este fenmeno ligue a entrada A a 0 e B a 1 e aumente o perodo do clock para 10us. Dado que
as correntes de fugas aumentam com a temperatura, altere no menu Setup a temperatura de simulao para
80C.
Execute a anlise transitria e observe o sinal Vx. Admitindo que a capacidade no n Vx de 50fF, obtenha
uma estimativa da corrente de fugas.
Frequncia mnima de funcionamento
e) O decaimento da tenso em Vx determina a frequncia mnima de clock qual o circuito funciona
correctamente. Com base na estimativa da corrente de fugas obtida na alnea anterior, calcule uma primeira
aproximao do valor mnimo da frequncia, para a qual Vx > V
IH
(sendo V
IH
correspondente ao inversor
CMOS de sada).
Usando o simulador obtenha, por tentativa e erro, o valor exacto da frequncia mnima de funcionamento
da gate.
Introduo dum bleeder
f) Uma maneira de permitir que o circuito funcione a frequncias muito baixas incluir um transstor
bleeder (ou keeper) um PMOS de dimenses mnimas (W=L=0.25m) com a gate ligada a Vo, o dreno a
Vx, e a fonte e o substrato a V
DD
. Verifique o efeito da incluso deste transstor no circuito efectuando uma
anlise transitria frequncia mnima de clock determinada anteriormente.




Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 11


5 Desenho estrutural de circuitos CMOS com o Microwind


Objectivos Introduo ao desenho estrutural de circuitos CMOS. Familiarizao com o programa
Microwind. Projecto e implementao de uma funo combinatria simples.

Este trabalho final pretende ser uma introduo ao desenho estrutural de circuitos integrados CMOS. O
software que vamos usar o Microwind, uma ferramenta de CAD essencialmente didctica mas que
proporciona todas as facilidades fundamentais que um programa comercial deste tipo exige. Entre essas
facilidades contam-se a capacidade de verificao das regras de desenho impostas pela tecnologia, a
extraco da descrio elctrica do circuito e a simulao.
Para efectuar este trabalho deve ter mo o manual do Microwind, disponvel no site da disciplina num
ficheiro com a designao manual_lite.pdf. Deve tambm fazer previamente o download do ficheiro de
layout inv_basico.msk, que deve copiar para o seu directrio de trabalho.
A tecnologia escolhida para realizar os circuitos deste trabalho a de 0.25m (poo n, 2 poly, 6 nveis de
metal). Assim, logo que entrar no Microwind carregue o ficheiro de regras cmos025.rul usando file-
>select foundry.




5.1- Familiarizao com o Microwind e com o layout de circuitos CMOS
Nesta parte do trabalho deve usar como referncia os captulos 2 e 3 do manual
do Microwind.
Transstor NMOS e componentes passivos
a) Desenhe um transstor NMOS com W=5m e L=0.5m como indicado na
fig. 5.1, usando a menor rea de difuso (mnimo valor de d - use o DRC).
Usando simulate->MOS characteristics visualize as caractersticas
I
DS
(V
DS
), I
DS
(V
GS
), logI
DS
(V
GS
), e C
G
(V
DS
) que se obtm usando os modelos de
nvel 1, 3 e BSIM4. Usando simulate->2D vertical cross-section
visualize o transstor em corte.
b) Crie o mesmo transstor, mas usando agora o gerador automtico (edit-
>generate->nMOS device). Registe as diferenas relativamente ao que desenhou mo. Aproveite
tambm para ver o aspecto fsico dos dodos (p+/Nwell e n+/P-sub), condensador (0.01pF, inter-metal) e
resistncias (200, em poly e n+diff), criados pelo gerador automtico.
Inversor CMOS
c) O ficheiro inv_basico.msk contm o layout de um inversor CMOS. Abra-o e tente perceber a sua
estrutura, nomeadamente as ligaes electricas entre as vrias camadas, servindo-se para isso de cortes
verticais e horizontais e da visualizao 3D (simulate->process steps in 3D).
i) Pelo menos dever analisar as seguintes seces transversais: canal do NMOS (cortes vertical e
horizontal); canal do PMOS, contacto de poo, contacto de substrato e vias entre camadas de metal.
ii) Mea as dimenses (W e L) dos transstores e a rea total ocupada pela gate.
d) Atribua aos ns de alimentao e massa do circuito os smbolos correspondentes existentes na zona
superior da palette(fig.5.2). De forma idntica aplique na entrada um impulso com as caractersticas
t
s
=t
p
=1ns, t
r
=t
f
=10ps, e torne o n de sada visvel na simulao (fig. 5.3).








Fig. 5.1 Transstor NMOS
d


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 12

Adicione ao n de sada um condensador
de carga de 5fF que representa a
capacidade de entrada de uma gate
idntica. Para esse efeito use edit-
>virtual R, L or C-
>capacitance.
Extraia a descrio electrica do circuito
em formato Spice usando file->convert into->SPICE
netlist, e interprete a netlist gerada (use o modelo de nvel 3 para
os transstores). Repare em particular nos condensadores includos na
netlist, que correspondem s capacidades parasitas das ligaes.
e) Execute o PSpice AD Student e abra a netlist (ficheiro .cir) gerada
pela extraco. Adicione a este ficheiro (no fim) as directivas
necessrias para a anlise transitria e a execuo do Probe, da
seguinte maneira:
.tran 0 5ns
.probe
Em seguida execute a simulao e mea os tempos de propagao do
inversor. Comente.
Obtenha em seguida a VTC do inversor atravs duma anlise DC. Para
isso adicione ao ficheiro com a netlist a directiva
.dc Vin 0 2.5 0.001
Layout de circuitos mais complexos
f) Para se familiarizar melhor com as tcnicas de desenho estrutural,
analise o layout de outros circuitos CMOS existentes no directrio do
Microwind, por exemplo, nand2.msk, nor3.msk, etc.


5.2- Desenho estrutural de uma clula combinatria
Nesta parte do trabalho pretende-se que desenhe e teste o layout de um
circuito esttico CMOS que implemente a funo boolena Y = !(A+BC).
Criao do layout do circuito
a) Para obter o layout do circuito pedido siga os passos seguintes:
1- Obtenha o circuito (PDN + PUN) que realiza a funo indicada.
2- Tomando como referncia o inversor inv_basico.msk, dimensione cada um dos transstores de
forma que os tempos de propagao do circuito combinatrio no sejam superiores aos do inversor.
3- Esboce um diagrama de linhas do layout do circuito, tendo em ateno as regras seguintes:
i) As linhas de alimentao devem ser dispostas na horizontal; entradas e sadas de sinal devem
ficar na vertical;
ii) Todos os transstores NMOS devem ficar alinhados horizontalmente; os transstores PMOS
ficam tambm alinhados, acima dos NMOS, num nico poo n (escolha uma sequncia de entradas
que lhe permita respeitar esta regra);
4- Partindo do diagrama de linhas faa o layout do circuito. Se assim o entender pode usar como ponto

Fig. 5.3
Fig. 5.2


Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 13

de partida o layout do inv_basico.msk. Durante este processo verifique com regularidade se est a
cumprir as regras de desenho executando o DRC atravs de Ctrl+D. No use ligaes de metal acima do
nvel 3. A rea total do circuito deve ser a menor possvel.
Nota: Neste ltimo ponto no se pretende como bvio que utilize a facilidade de sntese automtica do Microwind.
Se o fizer o circuito gerado no ir obedecer a algumas das regras de desenho desta tecnologia e os transstores no
tero as dimenses pretendidas.
Caracterizao do circuito
b) Procedendo da mesma maneira que em 5.1, teste a funcionalidade do circuito e caracterize-o (via
simulao) usando os parmetros estticos e dinmicos que julgar mais relevantes. Sintetize os resultados
obtidos num data sheet com o formato indicado abaixo.



Clula Combinatria de 3 entradas

Processo Microwind CMOS 0.25m, 2.5V
Caractersticas tipicas a T=25C



Equao lgica:_______________


N de transstores:_____
Dimenses: H=<altura>m; L=<largura>m
Tenses caractersticas [V]
min Max
V
IL

V
IH

V
M


Capacidade de entrada (max)
[fF]
A
B
C

Tempos de propagao
intrnseco [ps] [ps/fF]
min Max min Max
HL

LH



















Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 14


Trab 5 Adenda


Como a execuo do ponto 5.2b) envolve muitas simulaes com o circuito em vrias configuraes, o
melhor definir previamente um sub-circuito sobre o qual so efectuadas depois todas as simulaes. O
sub-circuito ser representado no Schematics como uma caixa com 3 entradas (A, B e C) e uma sada, e
ter como modelo de simulao a descrio elctricas extrada com o Microwind.
Para seguir este procedimento execute os passos seguintes:
1- Comece por adicionar ao ficheiro de biblioteca e3lib.lib (no fim) a descrio (isto , o modelo) do
sub-circuito, a que chamaremos gate52. Esta descrio consiste basicamente na descrio elctricas
extrada com o Microwind (ficheiro .cir) juntamente com as directivas .subckt e .ends, adicionadas
no incio e no fim da descrio, respectivamente. Veja o exemplo abaixo.
Repare que:
- A linha CIRCUIT C:\Work. foi comentada, usando *
- O sintaxe da directiva .subckt
.subckt gate52 <n do n A> < n do n B> < n do n C> < n do n de sada>
Esses nmeros esto indicados na descrio.


* Trab.5 - Circuito combinatrio 5.2

.subckt gate52 9 7 8 3

* CIRCUIT C:\Work\ELECT3\Electronica III 2011-2012\Aulas Praticas\Trab5\Gate52.MSK
*
* IC Technology: CMOS 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
*
* List of nodes
* "Y" corresponds to n3
* "N4" corresponds to n4
* "N6" corresponds to n6
* "B" corresponds to n7
* "C" corresponds to n8
* "A" corresponds to n9
*
* MOS devices
MN1 3 9 0 0 N1 W= 1.50U L= 0.25U
MN2 6 7 3 0 N1 W= 1.50U L= 0.25U
MN3 0 8 6 0 N1 W= 1.50U L= 0.25U
MP1 4 9 3 1 P1 W= 4.00U L= 0.25U
MP2 1 7 4 1 P1 W= 4.00U L= 0.25U
MP3 4 8 1 1 P1 W= 4.00U L= 0.25U
*
C2 1 0 10.110fF
C3 3 0 3.135fF
C4 4 0 3.954fF
C6 6 0 0.664fF
C7 7 0 0.475fF
C8 8 0 0.480fF
C9 9 0 0.480fF
*
* n-MOS Model 3 :
* Standard
.MODEL N1 NMOS LEVEL=3 VTO=0.45 UO=600.000 TOX= 5.0E-9
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO=100.0p CGDO=100.0p
+CGBO= 60.0p CJSW=240.0p
*
* p-MOS Model 3:
* Standard
.MODEL P1 PMOS LEVEL=3 VTO=-0.45 UO=200.000 TOX= 5.0E-9
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO=100.0p CGDO=100.0p
+CGBO= 60.0p CJSW=240.0p

.ends





Aulas prticas de Electrnica III 2014/15
Departamento de Electrnica, Telecomunicaes e Informtica Universidade de Aveiro 15


2- No Schematics o circuito deve ser representado pelo smbolo gate52
(fig. A.1) fornecido na biblioteca trab5.slb. Usando o editor de
bibliotecas, copie este smbolo para a sua biblioteca de smbolos.
Edite o smbolo e altere os nmeros dos pinos (das entradas A, B e C, e da
sada), usando Part->Pin List, de forma a que estes correspondam aos
nmeros da sua implementao.

Feito isto, est em condies para comear a simular.





Fig. A.1