Introduo s Redes-em-Chip

Cesar Albenes Zeferino

Universidade do Vale do Itaja CTTMar/CSED
Rua Uruguai, 458, CP 360 CEP 88330-202 Itaja, SC, Brazil
zeferino@inf.univali.br
http://www.inf.univali.br/~zeferino

Resumo. Os futuros sistemas integrados exigiro arquiteturas de comunicao

que ofeream baixo consumo de energia, paralelismo em comunicao e sejam
escalveis e reutilizveis. As arquiteturas de comunicao utilizadas nos
sistemas integrados atuais no atendero a todos esses requisitos
simultaneamente, sendo que as redes-em-chip emergem como a melhor
alternativa para atende-los. Este captulo discute as questes associadas
comunicao em sistemas integrados e apresenta conceitos bsicos sobre
redes-em-chip. O texto ilustrado com um estudo de caso e uma breve
descrio a respeito do histrico de publicaes sobre redes-em-chip na
literatura.

1 Introduo
O advento dos processos submicrnicos tem permitido um aumento do nvel de
integrao de transistores em uma mesma pastilha de silcio e viabilizar a
sustentao da Lei de Moore por ainda muitos anos. Esse avano na tecnologia tem
possibilitado a integrao de mltiplos componentes, como processadores,
controladores e memria, em um nico chip, resultando na integrao de um sistema
completo em uma mesma pastilha. Esses sistemas so denominados sistemas
integrados ou SoCs (Systems-On-Chip).
Para atender s presses do mercado e amortizar os custos de projeto entre vrios
sistemas, importante que os componentes integrados em um SoC sejam
reutilizveis. Dessa forma, as metodologias de projeto adotadas devem ser baseadas
no reuso de componentes pr-projetados e pr-verificados. Esses componentes
reutilizveis so denominados ncleos (ou blocos de propriedade intelectual
IP Blocks) e podem ser desenvolvidos pela empresa responsvel pelo projeto do
sistema ou adquiridos de terceiros.
Os ncleos de um sistema integrado so interconectados por meio de uma estrutura
de canais denominada arquitetura de comunicao (tambm referenciada pelos termos
arquitetura, estrutura ou rede de interconexo). Tipicamente, so utilizadas duas
abordagens para a interconexo dos ncleos: canais ponto-a-ponto dedicados e canais
multiponto compartilhados. A primeira alternativa a que oferece o melhor
desempenho, pois cada comunicao ocorre independentemente das demais por meio

de canais exclusivos. Contudo, ela requer um projeto especfico e, portanto, possui

reusabilidade limitada. J na arquitetura multiponto, conhecida por barramento, a
mesma estrutura pode ser reutilizada em diferentes sistemas, reduzindo o tempo de
projeto.
Segundo estudos do ITRS (International Technology Roadmap for
Semiconductors) [1], at o final desta dcada, estaro sendo disponibilizadas
tecnologias de processo de 100 - 50 nm. Com tais tecnologias, ser possvel a
integrao de at quatro bilhes de transistores e dezenas a centenas de ncleos em
uma mesma pastilha de silcio [2], o que permitir o desenvolvimento de novas
aplicaes nas reas de multimdia, telecomunicaes e eletrnica de consumo.
Contudo, enquanto isso abre novas oportunidades de projeto, surgem tambm novas
dificuldades com relao especificao, mapeamento e avaliao das opes de
projeto, assim como questes associadas s arquiteturas de comunicao.
Do ponto de vista da comunicao, o problema reside no fato de que esses sistemas
sero to complexos que inviabilizaro o uso de interconexes dedicadas face s
dificuldades envolvidas e falta de reusabilidade dessa abordagem. Por outro lado, os
requisitos de desempenho em comunicao, como largura de banda escalvel e
paralelismo em comunicao, dificilmente sero atendidos pelas arquiteturas baseadas
no barramento. Isso decorre da natureza arquitetural do barramento que impe uma
srie de problemas j identificados. Nos futuros sistemas integrados, os comprimentos
dos fios de um barramento iro se manter proporcionais ao tamanho da pastilha (die
size) e no iro diminuir com o aumento da freqncia de relgio devida reduo
dos transistores. Por utilizar conexes do tipo multiponto, quanto maior for o nmero
de ncleos conectados ao barramento, maior ser a sua capacitncia parasita. Assim,
o atraso na movimentao de dados ao longo dos fios ir se tornar incrivelmente
significativo e limitar o desempenho do sistema. Quanto potncia, o problema
que o barramento opera por difuso e cada sinal deve chegar a todos os pontos do
barramento, exigindo uma grande quantidade de energia. Alm desses, existem outros
problemas, como largura de banda no escalvel e arbitragem centralizada, que
dificultaro em muito o uso de barramentos em SoCs complexos [3].
Logo, evidente a necessidade de desenvolvimento de novos sistemas de
comunicao que ataquem os problemas acima enumerados. Nesse contexto, a
soluo proposta pela comunidade cientfica est no uso de redes de interconexo
chaveada, como aquelas encontradas em computadores paralelos. Essas redes tm
como vantagens: a largura de banda escalvel, o uso de conexes ponto-a-ponto
curtas e o paralelismo na comunicao, entre outras. Embora tenham como
desvantagens maiores custos e latncia na comunicao, esses problemas sero
atenuados pela grande disponibilidade de transistores e por solues arquiteturais que
permitem reduzir a latncia da rede e seus efeitos no desempenho da aplicao.
Essas redes chaveadas, quando aplicadas comunicao intrachip, recebem
mltiplas denominaes na literatura: Micronetworks, On-Chip Networks (OCNs) e
Networks-on-Chip (NoCs). Contudo, todas elas se referem mesma base arquitetural
(redes de interconexo chaveada para computadores paralelos), sendo que o termo
Network-on-Chip (Rede-em-Chip, em portugus) tem tido a maior aceitao.

2 Conceitos Bsicos sobre Redes-em-Chip

Uma rede em chip pode ser definida como um conjunto de roteadores e canais
ponto-a-ponto que interconectam os ncleos de um sistema integrado de modo a
suportar a comunicao entre esses ncleos. Tipicamente, o modelo de comunicao
utilizado o da troca de mensagens, sendo que a comunicao entre ncleos feita
atravs do envio e recebimento de mensagens de requisio e de resposta. Cada
mensagem (Fig. 1.a) constituda por: (i) cabealho, o qual sinaliza o incio da
mensagem e inclui informaes necessrias sua transferncia pela rede; (ii) carga
til, a qual inclui o contedo da mensagem; e (iii) terminador, o qual sinaliza o final
da mensagem e pode ser at a ltima palavra da carga til, desde que haja um bit
especial ativado apenas no final das mensagens.
Cabealho
Terminador

Ncleo

Ncleo

Ncleo

Ncleo

...

Roteador

2 canais
ponto-a-ponto

Carga til

(a)

(b)

Fig. 1. Exemplo de cabealho e topologia bsica de rede-em-chip

Assim como uma rede de interconexo para computadores paralelos, uma rede em
chip caracterizada pela sua topologia e pelos mecanismos de comunicao
utilizados. A topologia consiste na organizao da rede sob a forma de um grafo, no
qual os roteadores so os vrtices do grafo e os canais so os arcos, como mostra a
Fig. 1.b. Os mecanismos de comunicao definem a forma como as mensagens so
transferidas pela rede e os principais mecanismos so [4][5]:
Controle de fluxo: lida com a alocao dos recursos (buffers e canais) necessrios
para uma mensagem avanar pela rede, realizando a regulao de trfego nos
canais;
Roteamento: define o caminho a ser utilizado por uma mensagem para atingir o
seu destino;
Arbitragem: resolve conflitos internos na rede, quando duas ou mais mensagens
competem por um mesmo recurso (buffer ou canal de sada);
Chaveamento: define como uma mensagem transferida da entrada de um
roteador para um de seus canais de sada (eg. circuito ou pacote); e
Memorizao: determina o esquema de filas utilizado para armazenar uma
mensagem bloqueada na rede quando um canal de sada por ela requisitado j est
alocado para uma outra mensagem.

2.1

Os Canais e os Roteadores de uma Rede-em-Chip

Em uma rede-em-chip, os roteadores e os ncleos nela conectados so interligados

por meio de canais ponto-a-ponto unidirecionais e assncronos. Cada canal
constitudo por um conjunto de fios que transportam os dados da mensagem e
mensagens maiores que o tamanho da palavra do canal devem ser quebradas e
transferidas como seqncias de palavras. Adicionalmente, um canal inclui um
conjunto de fios de banda lateral, geralmente utilizados para transferir informaes
sobre o enquadramento da mensagem (comeo e fim), paridade da palavra de dado,
sinalizao de erro, entre outros. O conjunto de fios relacionado palavra de dados e
banda lateral define a unidade fsica do canal ou phit (phyisical unit).
Desde que um canal unidirecional, ele conecta um emissor a um receptor. O
emissor envia phits que so transferidos pelo canal e recebidos e consumidos pelo
receptor. Para sinalizar ao receptor a presena de um phit no canal, o emissor requer a
disponibilizao de algum tipo de recurso. Da mesma forma, como o receptor pode
ter limitaes para consumir um phit transmitido, ele requer um outro recurso para
sinalizar ao emissor a sua disponibilidade de consumir o phit ou receber um novo
phit. Esses recursos so tipicamente implementados atravs de fios adicionais que so
associados ao mecanismo de controle de fluxo, o qual responsvel pela regulao
do trfego de phits no canal. Logo, alm dos fios associados ao phit (palavra de dados
e banda lateral), um canal inclui um terceiro conjunto de fios para regular o trfego
sobre ele, conforme ilustrado na Fig. 2.a. Como, em geral, em um sistema integrado,
cada ncleo precisa enviar e receber mensagens, cada par de componentes conectados
na rede (ncleo-roteador ou roteador-roteador) requer dois canais de comunicao
unidirecionais, um para cada direo, os quais constituem o que se denomina de
enlace (ou link).

Controle de Fluxo
Emissor

Banda Lateral

Receptor

Palavra de dado
phit

(a)

(b)

Fig. 2. Um canal de comunicao e um roteador para uma rede-em-chip

O bloco construtivo de uma rede em chip o seu roteador, o qual tem como funo
encaminhar mensagens transferidas pela rede. Um roteador constitudo por um
conjunto de filas (buffers) e multiplexadores (chaves), conforme ilustrado na Fig.
2.b, alm de controladores que implementam os mecanismos de comunicao
necessrios transferncia de mensagens pela rede. Cada um desses componentes
pode ser construdo de maneira centralizada ou distribuda, sendo que, em geral, a
primeira abordagem oferece uma maior taxa de utilizao de recursos e a segunda
propicia a construo de circuitos mais simples (mais rpidos e com menor rea).

2.2

Starvation, Livelock e Deadlock

Uma rede-em-chip transporta mensagens atravs dos seus canais fsicos e dos buffers
dos roteadores. Uma comunicao realizada com sucesso quando a informao
enviada devidamente recebida pelo destinatrio. Entretanto, existem trs situaes
que podem impedir que uma mensagem chegue ao seu destinatrio: starvation,
livelock e deadlock.
Quando o cabealho de uma mensagem chega a um roteador, ele processado pelo
mecanismo de roteamento que determina o canal de sada a ser utilizado e emite uma
requisio ao rbitro responsvel pela alocao do canal. Desde que podem haver
mltiplas requisies simultneas para um mesmo canal de sada, o rbitro aplica um
critrio de prioridades para selecionar uma dessas requisies. Dependendo de como
esse critrio atualizado e em uma situao de alto trfego por esse canal de sada,
uma mensagem pode ser preterida indefinidamente e nunca ser selecionada para
utilizar o canal requisitado, vindo a sofrer o que se chama de starvation.
Por outro lado, se o algoritmo de roteamento permitir que qualquer canal de sada
seja utilizado, ento o starvation ser minimizado. Contudo, isso pode permitir que, a
cada roteador, o mecanismo de roteamento selecione um canal de sada que afaste a
mensagem do seu destinatrio e ela nunca chegue ao mesmo. Esse problema
conhecido por livelock.
Contudo, o terceiro problema, denominado deadlock, o mais grave de todos,
pois, alm de impedir que uma mensagem chegue ao seu destinatrio, ele pode levar
paralizao da rede. O deadlock ocorre quando h uma dependncia cclica na rede
como a ilustrada na Fig. 3.a, na qual cada mensagem garantiu a alocao de um canal
e requer o uso de outro canal j alocado a outra mensagem. Em uma rede como essa,
podem ocorrer dois tipos de ciclos, ilustrados na Fig. 3.b, sendo que a soluo de
menor custo utilizada para evitar a ocorrncia de deadlock consiste em proibir a
realizao de um subconjunto das curvas (ou voltas) que uma mensagem poderia
realizar, evitando o surgimento de ciclos. Por exemplo, na Fig. 3.c, foram proibidas
todas as curvas do eixo vertical (Y) para o eixo horizontal (X). Com isso, qualquer
mensagem deve primeiro trafegar pelo eixo X para depois tomar o eixo Y, se
necessrio, no podendo mais ser encaminhada pelo eixo X.

(a)

(b)

(c)

Fig. 3. Dependncia cclica entre mensagens em uma rede-em-chip.

Em geral, a garantia da ausncia de starvation dada pelo mecanismo de

arbitragem utilizado, enquanto que a ausncia de livelock e deadlock depende
exclusivamente do algoritmo de roteamento adotado.

2.3

O Espao de Projeto das Redes-em-Chip

As redes-em-chip so fortemente baseadas nas redes de interconexo chaveada

utilizadas em computadores paralelos. Contudo, elas utilizam um subconjunto do
espao de projeto dessas redes de interconexo. Isso se deve ao fato de que existem
restries e requisitos diferentes entre os dois nveis de implementao. Por exemplo,
as topologias utilizadas nas redes de interconexo chaveada para computadores
destinados ao processamento paralelo massivo possuem estruturas 3-D ou maiores. J
as redes-em-chip so construdas utilizando-se estruturas 2-D como a grelha e a
rvore gorda, as quais so mais adequadas s tecnologias atuais de fabricao. Outro
exemplo diz respeito largura dos canais de dado. Nos roteadores da redes de
interconexo, essa largura limitada pelo nmero de pinos do encapsulamento,
enquanto que, nas redes-em-chip, no existe tal limitao, pois os canais de
comunicao so internos.
Na Tabela. 1, so listadas as alternativas de mecanismos de comunicao mais
utilizadas nas redes-em-chip atuais (por limitaes de espao, no so fornecidas
maiores explicaes a respeito das caractersticas de cada uma delas).
Tabela 1. Alternativas de mecanismos de comunicao utilizadas nas redes-em-chip atuais

Mecanismo
Controle de fluxo
Roteamento
Arbitragem
Chaveamento
Memorizao

Alternativas
Handshake, baseado em crditos e baseado em canais virtuais
Determinstico, parcialmente adaptativo e adaptativo
Distribuda ou centralizada
Por circuito e por pacotes do tipo wormhole
Na entrada (FIFO ou multi-via) e centralizada

De fato, algumas das alternativas listadas acima foram extradas de artigos que
apresentam apenas propostas de redes-em-chip, sendo que, em sua maioria, as
implementaes j realizadas baseiam-se nas solues de menor custo.

3 Estudo de Caso: a Rede SoCIN

Para ilustrar os conceitos introduzidos na seo anterior, esta seo apresenta uma
breve descrio da rede SoCIN (System-on-Chip Interconnection Network), a qual foi
desenvolvida no escopo de uma tese de Doutorado do Programa de Ps-Graduao
em Computao da Universidade Federal do Rio Grande do Sul (PPGC-UFRGS) [3].
A rede SoCIN foi especificada de modo a permitir a construo de redes-em-chip
baseadas em topologias diretas ortogonais 2-D como a grelha (Fig. 4.a) e o toride (e
suas variaes). Ela se baseia em um soft-core de um roteador parametrizvel
denominado RASoC (Router Architecture for SoC). Esse soft-core descrito em
VHDL e possui quatro parmetros bsicos: (i) nmero de portas de comunicao
(at 5); largura da parte de dados do canal fsico (n); profundidade dos buffers de
memorizao (p); e largura da informao utilizada para roteamento das mensagens
(m), a qual determina a dimenso mxima da rede.

Roteador

Enlace

n+2 bits
0

data
bop
eop

n+2
val
ack

n+2
8

10

11

12

13

14

15

(a)

Enlace
SoCIN

e b
o o
p p

n bits

0 1

Cabealho

0 0

...

1 0

Terminador

(b)

Carga
til

(c)

Fig. 4. Topologia bsica em grelha, enlace SoCIN e formato do pacote

Na Fig. 4.b, ilustrado o enlace da rede SoCIN, o qual possui dois canais
unidirecionais em oposio. Cada canal possui n sinais de dado, dois sinais de
enquadramento da mensagem (bop e eop) e dois sinais de controle de fluxo (val e
ack). O sinal bop (begin-of-packet) marca o incio da mensagem, enquanto que o eop
(end-of-packet) marca o seu final. O sinal val (valid) utilizado pelo emissor para
sinalizar a presena de um dado vlido no canal, enquanto que o sinal ack
(acknowledgement) utilizado pelo receptor para confirmar o recebimento do dado.
Os n sinais de dado e os sinais de enquadramento constituem o phit (n+2 bits).
3.1

Chaveamento e Roteamento

A rede SoCIN utiliza chaveamento por pacotes do tipo wormhole. As mensagens

so transferidas sob a forma de pacotes, os quais possuem uma palavra de cabealho e
uma carga til (corpo) de tamanho irrestrito (Fig. 4.c), sendo que o trmino de um
pacote determinado pela ativao do sinal de enquadramento eop na ltima palavra
da carga util. Na terminologia do chaveamento wormhole, cada conjunto formado por
uma ou mais palavras e sobre o qual realizado o controle de fluxo denominado flit
(flow control unit). Na rede SoCIN cada flit equivale a uma palavra, ou seja, um phit.
As caractersticas que diferem o chaveamento wormhole de outras tcnicas de
chaveamentos por pacotes que um roteador pode encaminhar um pacote to logo
recebe o seu cabealho e o canal de sada necessrio esteja livre e, em caso de
indisponibilidade desse canal, o roteador no precisa absorver todos os flits do
pacotes. De fato o buffer de entrada pode ser dimensionado de modo a armazenar
alguns poucos flits, sendo que os demais flits so mantidos nos buffers dos roteadores
anteriores no caminho do pacote.
Quanto ao roteamento, a rede SoCIN utiliza o roteamento XY, uma tcnica
determinstica baseada no ordenamento por dimenso. A comunicao entre um
remetente e um destinatrio posicionados em linhas e colunas diferentes deve
primeiro percorrer os canais da direo X at atingir a coluna qual o destinatrio
est posicionado, quando ento deve percorrer os canais da direo Y.
Essas tcnicas permitem obter um roteador rpido e de baixo custo. Contudo, elas
possuem desvantagens. No chaveamento wormhole, a conteno da rede aumenta
com a reduo da profundidade dos buffers. J o roteamento XY subutiliza a largura
de banda disponvel na rede e no oferece tolerncia falhas.

3.2

Controle de Fluxo, Arbitragem e Memorizao

O controle de fluxo na rede SoCIN baseado no protocolo de handshake. Cada

canal fsico liga um emissor a um receptor. O emissor ativa a linha val para sinalizar a
presena de um dado no canal e o receptor ativa a linha ack para sinalizar que o dado
foi recebido (consumido).
Na rede SoCIN, a arbitragem feita de forma distribuda e existe um rbitro
round-robin em cada canal de sada de cada porta de comunicao do roteador.
Quando um canal de entrada recebe um cabealho de pacote e executa o algoritmo de
roteamento, ele envia uma requisio ao rbitro do canal de sada selecionado por
esse algoritmo. Como podem haver vrias requisies simultneas a um mesmo
rbtiro, este deve aplicar um critrio de prioridades para selecionar uma das
requisies. Para garantir o uso balanceado dos canais de sada pelos canais de
entrada, esse critrio mudado a cada arbitragem, de modo que o canal selecionado
em um ciclo de arbitragem tenha a menor prioridade no ciclo de arbitragem seguinte.
Quanto memorizao, existe um buffer FIFO (First-In, First-Out) em cada canal
de entrada de cada porta de comunicao. Esses buffers possuem p posies com
n+2 bits em cada posio. Esses parmetros podem ser dimensionados conforme os
requisitos da aplicao.
3.3

Arquitetura do Roteador RASoC

O roteador RASoC possui cinco portas de comunicao bidirecionais, cada uma com
dois canais unidirecionais em oposio compatveis com o enlace SoCIN (Fig. 5.a).
Existe uma porta reserva conexo de um ncleo rede (porta L Local) e quatro
portas para conexo com roteadores vizinhos: N (North), E (East), S (South) e
W (West). Contudo, em uma abordagem no convencional, essas portas podem ser
utilizadas para conectar mais de um ncleo a um mesmo roteador. Internamente,
existem dois tipos de mdulos que implementam a lgica dos canais de entrada (in) e
dos canais de sada (out). Assim, cada porta de comunicao possui um mdulo in e
um mdulo out (eg. Lin e Lout), como ilustra a Fig. 5.b. O mdulo in realiza o
controle de fluxo dos pacotes que chegam ao canal e inclui o buffer FIFO e o circuito
de roteamento associado ao canal. O mdulo out implementa o rbitro que escalona o
uso do canal de sada e realiza o controle de fluxo dos pacotes que saem pelo canal. O
chaveamento realizado por um crossbar distribudo implementado atravs de
multiplexadores implementados nos mdulos in e out.
L

(a)

Lin
Lin

Lout
Lout

Nin
Nin

Nout
Nout

Ein
Ein

Eout
Eout

Sin
Sin

Sout
Sout

Win
Win

Wout
Wout

(b)

Fig. 5. Interface e organizao interna simplificada do roteador RASoC

4 As Redes-em-Chip na Literatura
A questo da comunicao em circuitos VLSI/ULSI e o uso de arquiteturas
chaveadas vm sendo discutidos na literatura a mais de uma dcada com diferentes
propostas. Enquanto alguns trabalhos propunham arquiteturas baseadas em redes
locais [6], outros sugeriam o uso de arquiteturas semelhantes quelas usadas em redes
de interconexo para computadores paralelos [7]. Ao que tudo indica, este ltimo
conceito o que tem vigorado no projeto da maioria das arquiteturas de rede de
interconexo chaveada utilizadas como infra-estrutura de comunicao intrachip
apresentadas na literatura nos ltimos anos (desde o ano 2000). Para situar o leitor
nesse contexto, a seguir, apresentada uma breve reviso a respeito do histrico de
publicaes sobre redes-em-chip na literatura.
No ano de 2000, foram apresentados os primeiros resultados experimentais a
respeito de duas redes-em-chip importantes e com caractersticas bem diferenciadas:
as redes SPIN (Scalable Programmable Integrated Network) [8] e aSOC (adaptative
SOC) [9]. A principal diferena entre essas redes que a primeira baseia-se na
execuo do roteamento em tempo de execuo, enquanto que, na segunda, o
roteamento determinado feito, em tempo de compilao. A rede SPIN mais genrica
e visa suportar tanto arquiteturas data flow como control flow mapeadas sobre o
modelo de comunicao de troca de mensagens atravs do uso de adaptadores de
comunicao (wrappers). J a rede aSOC visa especialmente as arquiteturas dataflow,
mas prev uma infraestrutura para suportar algum nvel de trfego dinmico.
Ainda em 2000, foi introduzido o termo Network-on-Chip em um artigo que
props o uso canais chaveados por roteadores para a comunicao baseada em
pacotes entre componentes dos chips da chamada era de 1 bilho de transistores
[10]. O grupo de autores desse trabalho tem conduzido um importante projeto
denominado NOCARC, o qual visa o desenvolvimento de uma plataforma
arquitetural baseada em uma rede-em-chip com topologia em grelha para a
interconexo de ncleos heterogneos.
A edio de 2001 da conferncia DAC (Design Automation Conference) dedicou
uma sesso ao tema On-Chip Communication Architectures, na qual foram
apresentados quatro trabalhos. Um deles, o de maior repercusso, foi de autoria de
William J. Dally, um dos pesquisadores que mais contribuiu para a evoluo das
redes de interconexo para computadores paralelos nos anos 80 e 90. Nesse artigo,
ele e Brian Towles propem a substituio de estruturas de interconexo global por
redes em-chip, descrevem uma arquitetura de rede-em-chip baseada em um toride
dobrado e discutem vrios aspectos a respeito da interconexo intrachip [11].
Em 2002, o nmero de trabalhos sobre redes-em-chip foi ainda maior, sendo que,
na conferncia DATE (Design Automation and Test on Europe), foi dedicada uma
sesso hot topic ao tema. O ano de 2002 tambm foi importante quanto s
publicaes em peridicos do IEEE. Na edio de janeiro da IEEE Computer, Luca
Benini e Givanni De Michelli publicaram um artigo intitulado Networks on Chips: A
New SoC Paradigm, no qual advogam em favor dessas redes discorrem sobre vrias
questes importantes [2]. J na edio de setembro e outubro da IEEE Micro [12],
foram publicados trs artigos nos quais foram apresentadas as redes Octagon, Eclipse.
Chain, algumas j introduzidas em conferncias realizadas em anos anteriores.

Em 2003, a difuso de publicaes sobre redes-em-chip cresceu

significativamente. A editora Kluwer publicou o livro intitulado Networks on Chip
[13], editado por Axel Jantsch e Hannu Tenhunen, com captulos escritos por
diferentes autores. Foram tambm lanadas duas chamadas de trabalho para a
publicao de edies especiais sobre o tema no Journal of Systems Architecures e no
VLSI Journal. Diversas conferncias internacionais tiveram artigos publicados
tratando de questes associadas ao projeto, teste e aplicao de redes-em-chip (eg.
DATE, VTS, ISCAS, VLSI, IDPS, SBCCI, entre outras).
No contexto nacional, so conhecidas apenas duas redes-em-chip: a rede SoCIN,
apresentada na seo anterior, e a rede HERMES, desenvolvida por pesquisadores da
Pontifcia Universidade Catlica do Rio Grande do Sul (PUC-RS) [14]. Contudo,
observa-se um interesse crescente pelo tema junto aos pesquisadores brasileiros, pois
o espao de projeto bastante amplo e oferece um grande nmero de oportunidades
de pesquisa em vrios contextos: arquitetura, teste, projeto para baixa potncia,
metodologias de projeto, avaliao de desempenho, projeto de SoCs baseados em
NoCs, entre outros.
Alm das NoCs citadas acima, existem vrias outras descritas na literatura (eg.
Proteo, CLICH, SoCBUS), sendo que, na Tabela 2, so resumidas as caractersticas
de algumas das que so descritas com maior detalhamento. Contudo, nem todas
caractersticas usadas no resumo so encontradas nos artigos disponveis. Esses casos
so indicados pelo texto .
Tabela 2. Quadro resumo com caractersticas de algumas redes-em-chip

Rede

SoCIN

SPIN

Topologia

Grelha 2-D

rvore-gorda Grelha 2-D

HERMES Octagon

Chaveamento

Wormhole

Wormhole

Roteamento

Determinstico

Adaptativo

Arbitragem

Distribuda

Distribuda

Memorizao

Entrada

Entrada e
centralizada
Baseado em
crditos
[7][8]

Anel cordal

CLICH
Grelha 2-D

Wormhole

Circuito ou
Wormhole
Pacotes
Parcialmente Determinstico Determinstico
adaptativo
Centralizada Centralizada Distribuda
Entrada

Entrada

Controle de
Handshake
Handshake

fluxo
Referncias
[3][5]
[14]
[15]
[16]
principais
OBS: A rede aSOC no foi includa pois, devido ao fato de utilizar escalonamento em tempo
de compilao, ela no pode ser descrita claramente usando a sistemtica acima.

5 Redes-em-Chip na Internet
Esta seo apresenta apenas uma lista de links para alguns dos principais projetos e
sites com informaes a respeito de redes-em-chip.

Projeto SoCIN
http://inf.univali.br/~socin/

Projeto SPIN
http://www-asim.lip6.fr/~adrijean/

Projeto aSoC
http://vsp2.ecs.umass.edu/vspg/ASOC/

Projeto NOCARC
http://www.imit.kth.se/info/FOFU/NOC/

Para encontar artigos disponveis na Internet, sugere-se a busca atravs de

mecanismos como o Google aplicando-se as palavras chaves Network-on-Chip,
Networks-on-Chip, On-Chip Network e Micronetwork.

6 Consideraes Finais
Este texto apresentou uma introduo s redes-em-chip visando fornecer alguns
conceitos bsicos a respeito do tema e contextualizar o leitor no cenrio do
desenvolvimento dessas redes. Diversos aspectos mais avanados no foram
considerados devido s limitaes de espao e ao objetivo proposto de ser um texto
introdutrio. Deve-se destacar que existe uma literatura rica sobre o tema, sendo, em
sua maioria, constituda por artigos publicados em conferncias e jornais da IEEE, os
quais podem ser obtidos pela Internet. Ao leitor que est iniciando seus estudos sobre
esse tema, sugere-se, fortemente, que as primeiras leituras sejam feitas com base nos
artigos [2], [8], [10] e [11]. Aps, o leitor deve ficar livre para buscar as referncias
citadas nesses textos ou partir para referncias mais atuais.

Agradecimentos
Os estudos que serviram de base a esse texto foram desenvolvidos no decorrer do
doutoramento deste autor no PPGC-UFRGS, com bolsa de doutorado do Conselho
Nacional de Desenvolvimento Cientfico e Tecnolgico (CNPq). O mesmo rgo
fomentou a realizao de estgio no Laboratoire dInformatique Paris VI junto ao
Projeto SPIN, sob a superviso do Prof. Dr. Alain Greiner. Um agradecimento muito
especial dado ao Prof. Dr. Altamiro Amadeu Susin (PPGC-UFRGS), orientador da
tese, o qual vislumbrou e sempre acreditou no uso de redes chaveadas para
interconexo intrachip desde o incio de nossos estudos, em 1998.

Referncias
1. ITRS : International Technology Roadmap for Semiconductors. Disponvel por WWW em
http://public.itrs.net/ (15 de junho de 2003)
2. Benini, L., De Micheli, G. : Networks on Chips: A New SoC Paradigm. IEEE Computer,
v.35, n.1 (2002) 7078
3. Zeferino, C. A. : Redes-em-Chip: Arquiteturas e Modelos para Avaliao de rea e
Desempenho. (Tese de Doutorado) Porto Alegre : PPGC-UFRGS (2003)
4. Duato, J. et al. : Interconnection Networks: An Engineering Approach. Los Alamitos :
IEEE Computer Society Press (1997) 515p.
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