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Processo de Fabricao de Circuitos Integrados

em Tecnologia CMOS

Jos Alexandre Diniz


CCS e FEEC UNICAMP
diniz@ccs.unicamp.br
http://www.ccs.unicamp.br
1947
Primeiro Transistor
John Bardeen and Walter Brattain
Bell Labs

67 anos!
1947
Primeiro Transistor
John Bardeen and Walter Brattain
Bell Labs

67 anos!
Evoluo

1958 1997

Primeiro circuito integrado


Intel Pentium II
Clock: 233MHz
Jack S. Kilby, Texas Instruments Nmero de transistors: 7.500.000
Continha cinco componentes, trs tipos: Gate Length: 0.35 m
Transistores, resistores e capacitores
Primeiro CI comercial, 1961 - Fairchild
1971 - Microprocessador 4004, Intel
2001 - 256Mbit DRAM (TOSHIBA)
ESTRUTURA
MOS

Metal

xido de Si

Semicondutor
(Silcio)

Fig. 5.1 Physical structure of the enhancement-type NMOS transistor: (a) perspective view; (b) cross section. Typically L = 1 to 10 m, W = 2 to
500 m, and the thickness of the oxide layer is in the range of 0.02 to 0.1 m.
1960: first MOSFET - D. Kahng and M. Atalla

(from H. Iwai)
Physical structure of the enhancement-type NMOSFET transistor

(a) perspective view (b) cross section

Conventional Gate dielectric = SiO2


Source: Microelectronic Circuits - Fourth Edition Sedra/Smith
Nature Has Endowed the Silicon
Microelectronics Industry with A
Wonderful Material: SiO2
Native to Silicon
Low Interfacial Defect Density (below 5x1010 cm-2 )
Melting Point = 1713C
Energy Gap = 9 eV
Resistivity = 1015 -cm
Dielectric Strength ~ 1 x 107 V/cm
Dielectric Constant k = 3.9

(from M. Green)
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
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APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
ESTRUTURA DO XIDO DO SILCIO
PROCESSOS BSICOS (DIFUSO E REAO)
P/ OXIDAO DO SILCIO
Oxidao Trmica de
Si

Forno trmico similar ao de difuso


T entre 800 a 1200 C
Ambiente de O2 e/ou H2O.
Proposto o modelo de Deal e Grove: x 2o A.xo B.(t )
x0 = espessura do xido
t = tempo de oxidao
A, B e so constantes que dependem de T, ambiente, P,
orientao
xidos formados tm espessura de 2 a 1000 nm
xido formado tem estrutura amorfa.
Fotolitografia
+
Corroso do
SiO2 usando
HF
Processo Planar
1958 - J. Hoerni, Fairchild, processo planar:
Superf. Si oxidado + fotogravao, abertura de janelas
para difuso, vrios no mesmo plano.
Perfect Association: SiO2 on Si
The best technology: CMOS technology
Another Perfect Association: N+ Poly Si (gate electrode) on SiO2/Si

Cross section of a
MOS gate structure
Source: Microelectronic Circuits - Fourth Edition Sedra/Smith
(from M. Green)
Poly Si/SiON/Si
Metal/HfOx/Si
The High-k Solution + Metal Gate
The High-k Solution + Metal Gate

Source:

Candidates for metal gate:

TaN or TiN ?
TECNOLOGIA
Complementary MOS (CMOS)

Transistor nMOS Transistor pMOS

Fig. 5.9 Cross section of a CMOS integrated circuit. Note that the PMOS transistor is formed in a separate n-type region, known as an n well.
Another arrangement is also possible in which an n-type body is used and the n device is formed in a p well.
I
off

0
VDD
on

I=0; Pesttica = 0
I
on

VDD
0
off

I=0; Pesttica = 0
I

I=0; Pesttica = 0

Pdinmica = f.Cparasitria.VDD2
Litografia: de mscara gravao
Litografia: de mscara gravao
Aplicao e espalhamento de fotorresiste

Spinner
Alinhamento da Mscara e Exposio
EUV (Extreme Ultra Violet) Lithography

INTEL
Revelao do Fotorresiste
Silcio como base para microeletrnica,
micro-sistemas e MEMS
Monocristalina
4.1 Introduo -
Estrutura da Matria

Amorfa Policristalina
island nucleation

Source:
Cristais de diamante, Si e Ge
No de Contribuio Contribuio
tomos nos de cada tomo total para a
dos vrtices clula:
vrtices da para a clula = 8 x 1/8 = 1
clula =8 1/8
No de tomos Contribuio Contribuio
nos centros de cada tomo total para a
das dos centros das clula:
faces da clula faces para a 6 x 1/2 = 3
=6 clula = 1/2

No de tomos Contribuio Contribuio


no interior da de cada tomo total para a
clula =4 interior para a clula:
clula = 1/1 4 x 1/1 = 4

No total de tomos na clula =8


Definio de Planos e Direes Cristalogrficas

ndices de Miller:
a) Distncias das interseces
b) Tomar inversos dos valores
c) Reduzir os resultados a nmeros
inteiros com a mesma relao entre si
Ex.: 2 x = 1; 2 x = 1; 2 x 1 = 2
plano (1,1,2) ou (112)
Centro de Componentes Semicondutores UNICAMP (www.ccs.unicamp.br)
9/10/2014 50
Die Cut and Assembly

Good chips are attached to


a lead frame package.

Sorenson
Passos na fabricao de cristais e lminas de
Si:
Matria Prima
(quartzito)
Reduo, destilao e CVD

Si policristalino
Fuso e crescimento de cristal
Si monocristalino
Modelar, serrar e polir
Lminas
5.2 Crescimento de Cristal
pelo Processo CZ
D se por processo de
solidificao gradual do
material lquido em contato
com o monocristal, pela
retirada contnua de calor.
Processo CZ:

Inveno 1918;

Aperfeioamento
para Si 1952
(Teal & Buehler)
12 a 24 h por
puxamento
Intel 300 mm

75 mm, 100 mm, 50 mm

(from H. Iwai)
When do we start planning for
next wafer size transition?
When does this
We are here
happen?

200mm/1990 300mm/2001 450mm/2012? 675mm/2021?


(125/150mm - 1981)

(from H. Iwai)
Difuso trmica

At 1960 - junes: tipo alloy e tipo mesa


Aps 1960 processo planar: juno por 2
passos: pr-deposio e drive-in (penetrao)
Pr-deposio:
Impurezas em contato ntimo com um slido, ou
presentes na sua superfcie, iro penetrar no slido por
processo chamado difuso.
Ela ocorre se a temperatura for suficientemente alta.
Normalmente so utilizados fornos trmicos idnticos aos
utilizados para oxidao trmica.
Fontes de dopantes: gasoso, lquidos ou slidos.
a) fontes gasosos: AsH3, AsF3, PH3, PF3, B2H6, BF3, BCl3.
Pr-deposio introduz uma quantidade desejada
de dopantes.
A quantidade (integral) no muito bem
controlado. Inaceitvel para alguns casos como
ajuste de VT, formao de ilhas, etc.
Soluo: usar tcnica de implantao de ons
(I/I).
Porm, I/I danos recozimento (com TED)
xJ > desejado.
Re-surge interesse por difuso a partir fase slida
ou gasosa para Fonte/Dreno.
Solubilidade Slida de Dopantes:
a mxima concentrao do dopante que pode ser dis-
solvida no Si em equilbrio sem formar uma fase
separada.
Interessa a mxima
ativao eltrica.
limitado por
mxima solubil.
slida, mas tb. por
efeitos cinticos.
Pode ser afetado por
formao de
agregados dopante-
DP neutros.
D x 104/T para vrios
elementos .
Metais: D e EA
Extrapolao p/ T=amb.
Metais: 1 deslocamento
a cada min.
Dopantes: 1 deslocamento
a cada 1045 anos!
Implantao de ons
Tcnica dominante de dopagem nos ltimos 20 anos.
Continuar sendo no futuro previsvel.
ons so acelerados a centenas a milhares de eV.
So atirados contra o Si.
Cria cascata de defeitos na sua trajetria no Si,
deslocando milhares de tomos de Si / on incidente.
Porque este o mtodo preferido?
Foi proposto e patenteado por W. Shockley em 1954.
Foi aceito na indstria a partir de final dos anos 70.
Estudaremos: controle preciso de posio e dose.
Examinaremos recozimento de danos e ativao dos
dopantes.
Desenvolvimento Histrico e Conceitos Bsicos
Permite contagem precisa do no. de ons coleta em
copo de Faraday.
Dose de 1012 a 1016 tomos/cm2 rotineiro
Doses menores e maiores so tambm possveis.
Veja processo CMOS Capitulo 3.
Embora preciso na dose, o processo randmico:
trajetria aleatria com seqncia de colises
repouso em alguma posio.
O no. de ons muito grande
profundidade mdia de cada
on pode ser calculado.
Qual a distribuio de ons implantados a dada energia?

on pesado param antes, para mesma energia (200


keV).
Distribuio com mx. em RP e desvio padro RP
Se E RP e RP
Recozimento de defeitos ps-implantao
Fornos trmicos: T = 800 a 1100 C
Se ambiente inerte: N2 ou Ar apenas
penetrao.
Recomenda-se usar uma capa de xido ou similar,
para proteger a superfcie e evitar evaporao de
dopante.
Para xJ Dt RTA Taxa ~ 100 C/s.
T uniforme em ms.
t tipico = 1 a 100 s
Requer projeto espe-
cial para compensar
perda de calor na
borda slip lines.
Deposio de filmes por CVD
CVD Chemical Vapor Deposition
Si-poli, SiO2, Si3N4 e metais (W) podem ser obtidos por
CVD.
Exemplos de processos (gases e T):
SiH4 + O2 SiO2 + 2 H2 (T ~ 450 C)

Si(C2H5O)4 + 12 O2 SiO2 + 8 CO2 + 10 H2O (T ~ 700 C)

3 SiH4 + 4 NH3 Si3N4 + 12 H2 (T ~ 700 900 C)

3 SiCl2H2 + 4 NH3 Si3N4 + 6 HCl + 6 H2 (T ~ 700 800 C)

SiH4 + N2 Si-poli + H2 (T ~ 700 900 C)


Taxas de deposio: de 10 a 1000 nm/min
Taxas dependem de: T, P, tipos e fluxos de gases e
potncia de plasma, quando usado.
1 sistema LPCVD
e
2 sistemas PECVD
L=0.09m/Pentium 4 - CI c/ ~100 milhes de transistores
1. Roadmap
0.5 m 0.25 m
l
0.12m
Devices

1995
hcmos5 1998 2001
hcmos7 hcmos9
3 layers 6 layers 7 layers
Interconnects

Frequency

120MHz 450 MHz 800 MHz


Deposio de Filmes Finos por PVD

Comparao entre os Processos CVD e PVD

PVD
CVD

CVD: usa gases or precursores em estado vapor e o filme depositado a partir


de reaes qumicas sobre superfcie do substrato.
PVD: vaporiza o material slido por calor ou sputtering e recondensa o
vapor sobre a superfcie do substrato para formar o filme fino slido.
Physical Vapor Deposition

Filmes CVD: melhor cobertura de degrau.


Filmes PVD: melhor qualidade, baixa
concentrao de impurezas e baixa resistividade

Processos PVD : empregados em


processos de metalizao na
manufactura de CIs.

Filmes Finos Metlicos so utilizados para:


- Interconexo dos diversos dispositivos
- Alimentao dos dispositivos com tenses
Physical Vapor Deposition

Metal mais empregado:


Alumnio para CIs de Silcio
- Baixa resitividade
(Al 2.65-cm, Ag 1.6 -cm,
Cu 1.7 -cm e Au- 2.2 -cm).
- Boa estabilidade e aderncia sobre o SiO2 e Si

Porm, o Alumnio apresenta baixo ponto de fuso


(660C). Limita as etapas trmicas aps a
deposio do Al.
Physical Vapor Deposition

Problemas do Al
a) Junction spiking
Na regio de S/D onde a linha metlica de Al faz
contacto direto com Si, o Si pode dissolver em Al.
o Al difunde no Si formando spikes de Al
(junction spiking), pe em curto S/D com o
substrato e danificar o dispositivo.

Efeito junction
spiking
Physical Vapor Deposition

b) Eletromigrao
Al metlico: material policristalino.

Processo de Eletromigrao:
Fluxo de corrente eltrica os
eletrons bombardeiam
constantemente os gros os
gros movem como pequenas
rochas (eletromigrao).

A eletromigrao causa srios danos na linha de Al. O movimento dos


gros danifica alguns pontos da linha metlica e causa aumento da
densidade de corrente na linha remanescente desses pontos. Gera
aquecimento elevado e pode romper a linha de metal.
Physical Vapor Deposition

A eletromigrao afeta a confiabilidade do chip de CI


pois causa um loop aberto depois de sua aplicao no
sistema eletrnico.

Fotos SEM de falhas de


eletromigrao.
Al-0.5%Cu
a) Depositado por S-
gun magnetron
b) evaporado
Physical Vapor Deposition

Processo de Deposio:

Normalmente utiliza-se o processo PVD

a) O material a ser depositado (fonte slida)


convertido a fase vapor por processo fsico.
b) O vapor transportado da fonte at o substrato
atravs de uma regio de baixa presso.
c) O vapor condensa sobre o substrato para formar o
filme fino.
Physical Vapor Deposition

Converso para Fase Gasosa

A converso para a fase gasosa


pode ser feita por:

a) Adio de Calor EVAPORAO.


b) Pelo desalojamento dos tomos da superfcie da
fonte atravs de transferncia de momento por
bombardeio inico SPUTTERING.
Physical Vapor Deposition

MTODOS DE DEPOSIO:

a) - EVAPORAO
Physical Vapor Deposition

b) - SPUTTERING
Tecnologia Back End

Esquema de uma possvel multi-


estrutura dieltrica.
With PECVD oxide/PECVD nitride passivation
bilayer on top of final metal level.
Metal-5

Metal-4

Metal-3

Metal-2

Metal-1

Local Interconnect
STI
http://www.research.ibm.com/topics/serious/chip/
Die Cut and Assembly

Good chips are attached to


a lead frame package.

Sorenson
Scaling of MOSFET Dimensions

Channel Length or Junction Depth (m)


30
10

Gate Oxide Thickness (nm)


Lc

Wc 1

Gate
0.1 100
Source Drain
Xj
Silicon 0.01 10

TOX 2

1960 1970 1980 1990 2000


Year

(from M. Green)
Gate Oxide Thickness Scaling

Increasing the Drive Current


Increase of the Gate Capacitance in Inversion (Cox,inv):
Limited by Gate Leakage, which depends on oxide thickness

Gate oxide thickness scaling below


2 nm causes relevant direct
tunneling current

Gate current density > 1 mA/cm2

Reference - S. Thompson, P. Packan and M. Bohr,


MOS Scaling: Transistor Challenges for the 21st Century, Intel Tech. Journal Q398.
Equivalent Oxide Thickness

From C-V curve in accumulation


COX SiO 2 COXHighk Poly Si N+

Poly Si N+ kHighk = 20 High -k


ox = 3.9
SiO2 tHighk = 7.7nm
tox = 1.5nm
Si-p EOT = 1.5 nm Si-p
Equivalent Oxide Thickness
ox 3.9 k Highk k Highk
COX SiO 2 COXHighk A o A o A o t Highk EOT
tox EOT t Highk 3.9
COX = MOS gate capacitance in strong accumulation (from C-V curve);
o = Vacuum permittivity; ox = 3.9 = SiO2 dielectric constant
kHighk = High k dielectric constant; tHighk = High k thickness;
tox =EOT = Equivalent Oxide Thickness.

COX SiO 2 COXHighk Poly Si N+

Poly Si N+ kHighk = 20
ox = 3.9 High -k
SiO2 tHighk = 7.7nm
tox = 1.5nm
Si-p EOT = 1.5 nm Si-p
Gate Oxide Thickness Scaling
Equivalent Oxide Thickenss (EOT) = tox
tHighk = High k thickness > tox = oxide thickness

1.5 nm

Dielectric thickness

EOT = 1.5 nm
Tunneling current
and Standby Power

High-k dielectric solution!

Source:
The High-k Solution + Metal Gate
Ultra-Large-Scale To Giga-Scale
Integration

0.35 m
0.25 m
0.18 m
0.13 m

Atoms
Thick

0.05 m
1. Roadmap l
Canal l (m)
2.0
80286
80386
1.0 486
pentium

0.3
0.2 pentium II
Pesquisa
0.1

0.05

83 86 89 92 95 98 01 04
Ano
16 nm Gate Length Transistor

STMicroelectronics, Semiconductor International de Nov/2001.


Aplicando as mesmas escalas ao carro:
Padro X Analogia

Velocidade 110 km/h 105 3000 km/h

Consumo 10 km/l 10-4 10000 km/l

Custo $ 20 k 10-3 $ 20

Confiabilidade 1 ano 103 1000 anos

Peso 1t 10-8 10 mg