PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

DENIS ROGRIO DA SILVA

CONVERSOR ANALGICO DIGITAL DE 10 BITS UTILIZANDO ARQUITETURA

PIPELINE E TECNOLOGIA CMOS

Ilha Solteira
2015
 DENIS ROGRIO DA SILVA

CONVERSOR ANALGICO DIGITAL DE 10 BITS UTILIZANDO ARQUITETURA

PIPELINE E TECNOLOGIA CMOS

Dissertao apresentada Faculdade de

Engenharia - UNESP Campus de Ilha
Solteira, para obteno do ttulo de
Mestre em Engenharia Eltrica.
rea de Conhecimento: Automao.

Prof. Dr. Nobuo Oki

Orientador

Ilha Solteira
2015
DEDICO
Aos meus pais, Dirceu Nilson da Silva e
Neusa Pinheiro da Silva.
 AGRADECIMENTOS

Ao meu orientador, Nobuo Oki, por todo conhecimento, apoio e sua orientao
durante o trabalho. Um grande exemplo de pessoa e profissional.
A minha mulher, Antnia Daiane Amancio de Macedo, pelo carinho e
companheirismo durante este trabalho.
Aos colegas de laboratrio, pelo apoio e momentos de descontrao.
A UNESP de Ilha Solteira, pela oportunidade concedida para a realizao deste
trabalho.
A tantos outros que ajudaram a chegar at aqui.
A Deus, por tudo que concedeu em minha vida. A quem eu credito tudo de bom que
aconteceu em minha vida. No vejo outro motivo de tudo acontecer que no seja Deus.
 RESUMO

Neste trabalho apresentado um conversor analgico digital com resoluo de 10 bits e

arquitetura pipeline, que consiste em um conversor de multi-passos de processamento
concorrencial e do tipo Nyquist. realizado o desenvolvimento das partes do conversor com
maior enfoque na parte analgica. Tcnicas para melhoria do desempenho do conversor so
apresentadas visando principalmente, a minimizao dos efeitos de tenso de offset dos
comparadores e baixo consumo de potncia. Um amplificador operacional, com
realimentao positiva apresentado visando um aumento do seu ganho, sem
comprometimento no seu consumo de potncia. Os testes efetuados foram feitos atravs de
simulaes utilizando tecnologia CMOS de 0,35 m, tenso de alimentao em 1,8 Volts e
frequncia de chaveamento dos transistores em 5 MHz. Nestes testes so apresentados os
resultados das partes do conversor com a utilizao das tcnicas propostas, mostrando o
alcance dos resultados esperados.

Palavras-chave: Conversor analgico digital. 10 bits. Pipeline. Multi-passos. Nyquist. Offset.

Comparadores. Baixo consumo de potncia. Amplificador Operacional. CMOS.
 ABSTRACT

In this work is presented a analog to digital converter with a resolution of 10 bits and pipeline
architecture, which consists in a multi-converter competitive processing steps and the Nyquist
Limit type. It is carried out the development of the parties of the converter with greater focus
on the analog. Techniques for improving the performance of the converter are presented
aiming primarily, minimization of the effects of the offset voltage comparators and low power
consumption. An Operational Amplifier with positive feedback is presented aiming an
increase of its gain, without compromising on your power consumption. The tests performed
were made through simulations using CMOS technology 0.35 m, voltage supply at 1.8 Volts
and switching frequency of transistors of 5 MHz. These tests presented the results of the
parties of the converter with the use of the techniques proposed, showing the reach of the
expected results.

Keywords: Analog to digital converter. 10 bits. Pipeline. Multi-step. Nyquist. Offset.

Comparators. Low power. Operational Amplifier. CMOS.
 LISTA DE FIGURAS

Figura 1- ADC Flash de 3 bits. ................................................................................................. 16

Figura 2- Conversor sub-ranging de 4 bits. .............................................................................. 17
Figura 3- ADC dois passos de 4 bits. ....................................................................................... 18
Figura 4- Estrutura do SAR ADC. ........................................................................................... 19
Figura 5- ADC Pipeline e representao de um estgio. .......................................................... 20
Figura 6- ADC pipeline de n passos. ........................................................................................ 21
Figura 7- Representao geral do ADC pipeline. ..................................................................... 22
Figura 8- Sub-ADC para estrutura 1.5-bit por estgio. ............................................................ 23
Figura 9- a) curva de transferncia ideal 1 bit por estgio; b) curva de transferncia ideal 1,5
bit por estgio. .......................................................................................................................... 24
Figura 10- a) curva de transferncia de 1 bit por estgio com offset; b) curva do ADC com
erro de offset. ............................................................................................................................ 24
Figura 11- Estgio do ADC pipeline. ....................................................................................... 25
Figura 12- a) MDAC de 1.5 bit; b) diagrama das fases. ........................................................... 27
Figura 13- Gerador de clock comumente utilizado .................................................................. 28
Figura 14- Operao de correo digital. ................................................................................. 29
Figura 15- Alinhamento no tempo e somador total. ................................................................. 29
Figura 16- Transistores NMOS e PMOS utilizados como chave. ............................................ 30
Figura 17- Exemplo de descasamento positivo no primeiro estgio com . .......... 31
Figura 18- Exemplo de descasamento positivo no primeiro estgio com ........... 32
Figura 19- Representao do rudo trmico a partir do transistor. ........................................... 33
Figura 20- Compartilhamento do amplificador operacional. ................................................... 35
Figura 21- Formas de onda utilizadas no chaveamento dos transistores. ................................. 36
Figura 22- Circuito somador total ............................................................................................ 37
Figura 23- Esquemtico para o somador total. ......................................................................... 37
Figura 24- Cdigo digital e tenso residual de um ADC pipeline ideal de 5 bits. ................... 38
Figura 25- Cdigo digital e tenso residual de um ADC pipeline de 5 bits com erro no binrio
do primeiro estgio. .................................................................................................................. 38
Figura 26- Escalonamento dos capacitores. ............................................................................. 39
Figura 27- Variao da resistncia para chave NMOS e PMOS .............................................. 41
Figura 28- Chave de transmisso e a resistncia equivalente da chave.................................... 41
Figura 29- Amplificador operacional folded cascode. ............................................................. 42
Figura 30- Convencional folded cascode. ................................................................................ 42
Figura 31- Circuito de realimentao de modo comum. .......................................................... 43
Figura 32- Amplificador operacional folded cascode com realimentao positiva. ................ 43
Figura 33- Modelo em pequenos sinais da realimentao positiva. ......................................... 44
Figura 34- a) resposta de ganho; b) resposta de fase. ............................................................... 45
Figura 35- MDAC. ................................................................................................................... 45
Figura 36- a) sinal amostrado; b) sinal de entrada.................................................................... 46
Figura 37- Sada do bloco MDAC em frequncia de 10 MHz. ................................................ 47
Figura 38- a) tenso residual do MDAC 1; b) tenso de entrada; c) fase 2.............................. 48
Figura 39- a) binrio MSB de sada do MDAC 1; b) binrio LSB do MDAC 1; c) tenso de
entrada; d) fase 1....................................................................................................................... 48
Figura 40- Comparador com par diferencial. ........................................................................... 49
Figura 41- a) sada do comparador Voutp; b) tenso de referncia Vrefp e de entrada Vinp. . 50
Figura 42- a) sada do comparador Voutn; b) tenso de referncia Vrefn e de entrada Vinn. . 50
Figura 43- Circuito digital gerador do binrio de sada do sub-ADC. ..................................... 51
Figura 44- Esquema das chaves para a tenso Vdac ................................................................ 52
Figura 46- No-linearidade diferencial..................................................................................... 59
Figura 47- No-linearidade integral. ........................................................................................ 59
Figura 48- Exemplo de SNR e SFDR. ...................................................................................... 61
 LISTA DE ABREVIATURAS E SIGLAS

A/D Analgico para Digital

ADC Conversor Analgico Digital
CMOS Complementary Metal Oxide Semiconductor
DAC Conversor Digital Analgico
DNL No Linearidade Diferencial
INL No Linearidade Integral
LSB Least Significant Bit
ENOB Nmero Efetivo de Bits
FOM Figura de Mrito
MATLAB Matrix Laboratory
MDAC Conversor Analgico-para-Digital Mltiplo
MSB Most Significant Bit
NMOS NFET Metal Oxide Semiconductor
PMOS PFET Metal Oxide Semicondutor
SFDR Faixa Dinmica Livre de Impurezas
SNR Relao Sinal Rudo
SNDR Proporo de Distoro Sinal Rudo
SR Set reset
SUB-ADC Sub Conversor Analgico Digital
SUB-DAC Sub Conversor Digital Analgico
 LISTA DE SMBOLOS

C Capacitor
Cin Estouro de entrada
Cout Estouro de sada
C1 Capacitor 1
C2 Capacitor 2
C3 Capacitor 3
C4 Capacitor 4
dB Decibis
k Constante de Boltzmann
kHz KiloHertz
MHz Megahertz
T Temperatura
Vcc Tenso negativa da fonte
Vcm Tenso de modo comum
Vdac Tenso vinda da referncia (sub-ADC)
Vdacn Tenso positiva vinda da referncia (sub-ADC)
Vdacp Tenso negativa vinda da referncia (sub-ADC)
Vdd Tenso positiva da fonte
Vin Tenso positiva de entrada
Vip Tenso negativa de entrada
VFS Tenso de escala total[
Vmax Tenso mxima de entrada do conversor
Vn Tenso de rudo
Vo+ Tenso positiva de sada
Vref Tenso de referncia
Vrefn Tenso de referncia negativa
Vrefp Tenso de referncia positiva
Fase um
Fase um p
Fase 2
 SUMRIO

1 INTRODUO ................................................................................................................... 13

1.1 ESTADO DA ARTE DOS CONVERSORES AD PIPELINE .......................................... 13

1.2 ORGANIZAO DA DISSERTAO ........................................................................... 14

2 ARQUITETURAS ADC ..................................................................................................... 15

2.1 CONVERSOR FLASH ....................................................................................................... 15

2.2 CONVERSOR SUB-RANGING ......................................................................................... 16

2.3 CONVERSOR DE DOIS-PASSOS ................................................................................... 17

2.4 CONVERSOR SAR REGISTRADOR DE APROXIMAES SUCESSIVAS ........... 18

2.5 CONVERSOR PIPELINE.................................................................................................. 19

2.6 CONCLUSES PARCIAIS ............................................................................................... 20

3 ESTRUTURA DO ADC PIPELINE PROPOSTO ........................................................... 21

3.1 DESCRIO GENRICA ................................................................................................ 21

3.2 ESTRUTURA COM 1.5 BIT POR ESTGIO NO ADC PIPELINE ................................ 22

3.3 BLOCO MDAC MLTIPLO CONVERSOR ANALGICO DIGITAL ...................... 25

3.4 GERADOR DE FASES (CLOCK) .................................................................................... 28

3.5 CIRCUITO DIGITAL SOMA ........................................................................................ 28

3.6 CARACTERSTICAS E FATORES LIMITANTES NOS COMPONENTES DO ADC

PIPELINE ................................................................................................................................. 30

3.6.1 Chaves e clock feedthrough ........................................................................................................ 30

3.6.2 Descasamento de capacitores..................................................................................................... 31
3.6.3 Offset do comparador ................................................................................................................. 32
3.6.4 Erro de ganho do amplificador operacional ............................................................................... 32
3.6.5 Rudo Trmico.............................................................................................................................. 33
3.7 CONCLUSES PARCIAIS ............................................................................................... 34

4 TCNICAS PARA MELHORIA DO ADC PIPELINE .................................................. 35

4.1 COMPARTILHAMENTO DO AMPLIFICADOR OPERACIONAL .............................. 35

4.2 CORREO DIGITAL ..................................................................................................... 36

4.3 ESCALONAMENTO DOS CAPACITORES ................................................................... 39

4.4 CONCLUSES PARCIAIS ............................................................................................... 39

5 PROJETOS DOS BLOCOS E RESULTADOS ............................................................... 40

5.1 CHAVE DE TRANSMISSO ........................................................................................... 40

5.2 AMPLIFICADOR OPERACIONAL ................................................................................. 41

5.2.1 Realimentao positiva do amplificador operacional ............................................................. 43

5.3 MDAC MLTIPLO CONVERSOR ANALGICO DIGITAL ..................................... 45

5.3.1 MDAC com compartilhamento do amplificador operacional ................................................ 47

5.4 COMPARADOR ................................................................................................................ 49

5.5 SUB-ADC ........................................................................................................................... 51

5.6 CONCLUSES PARCIAIS ............................................................................................... 53

6 CONCLUSO E FUTUROS TRABALHOS .................................................................... 54

REFERNCIAS ..................................................................................................................... 55

APNDICE A - Caractersticas e Parmetros de Conversores Analgicos Digitais ..... 588

A.1.1 Preciso ..................................................................................................................................... 588

A.1.2 Resoluo .................................................................................................................................. 588
A.1.3 No-linearidade......................................................................................................................... 588
A.1.4 No-linearidade diferencial (DNL) ............................................................................................ 599
A.1.5 No-linearidade integral (INL) .................................................................................................. 599
A.1.6 Monotonicidade e perda de cdigos .......................................................................................... 60
A.2 PARMETROS DINMICOS ............................................................................................................ 60
A.2.1 Taxa amostral .............................................................................................................................. 60
A.2.2 Relao sinal-rudo (SNR) ........................................................................................................... 60
A.2.3 Proporo de Distoro Sinal-Rudo (SNDR) .............................................................................. 60
A.2.4 Faixa Dinmica Livre de Impurezas (SFDR) .............................................................................. 611
A.2.5 Nmero Efetivo de Bits (ENOB) ................................................................................................ 611
A.2.6 Figura de Mrito (FOM) ............................................................................................................ 622
 13

1 INTRODUO

Com os avanos da tecnologia CMOS (Complementary Metal Oxide Semiconductor),

os conversores analgicos digitais (ADC em ingls) tm desempenhado papel importante em
equipamentos de comunicao mvel e aplicaes de vdeo de alta definio. Com a evoluo
destes equipamentos, h a necessidade de projetar ADCs cada vez com melhor desempenho
em relao a velocidade (taxa de amostragem), potncia e consumo. Devido o grande nmero
de transistores empregados, o desenvolvimento de ADC restrito ao campo da
microeletrnica.
H diversas topologias possveis para o projeto dos ADCs onde tenso de alimentao,
velocidade, potncia e o tamanho ocupado pelo circuito integrado, so os fatores importantes
a serem observados no seu projeto.
Dentre as diversas topologias existentes, os conversores analgicos digitais com
arquitetura pipeline so amplamente utilizados quando se deseja alta velocidade, baixo
consumo de rea e de potncia em aplicaes de mdia e alta resoluo. Com a arquitetura
pipeline tambm possvel utilizar a tcnica de 1,5 bit que corrige erros de offset dos
comparadores
A arquitetura pipeline oferece possibilidade de melhoria das caractersticas de
desempenho do conversor, sendo uma das solues para a demanda tecnolgica que
acompanha a expanso da eletrnica e a expanso das aplicaes na rea de comunicao,
ocorridas nas ltimas dcadas.
Sendo assim, o objetivo deste trabalho projetar um conversor analgico digital com
alta velocidade, alta taxa de transferncia de dados e com baixo consumo de potncia. Para
este projeto sero utilizados a tecnologia CMOS 0,35 , e a arquitetura pipeline. Para
melhoria de seu desempenho sero buscadas tcnicas que permitam reduo do consumo de
potncia, minimizao dos efeitos das tenses de offset dos comparadores, e, alteraes no
projeto do amplificador operacional para aumento de seu ganho com o objetivo de reduzir o
erro de ganho do amplificador operacional.

1.1 ESTADO DA ARTE DOS CONVERSORES AD PIPELINE

A rea da microeletrnica que engloba o projeto de conversores AD pipeline passa por

constantes inovaes. Alm da evoluo da tecnologia dos transistores que faz com que o
conversor utilize menos energia e espao, novas tcnicas para melhoria so desenvolvidas.
 14

Entre as mais utilizadas esto as tcnicas que incluem compartilhamento do

amplificador operacional (KONG, 2013) e do capacitor (ESMAEELZADEH; SHABANY;
SHARIFKHANI, 2014) para reduo do consumo de potncia; o uso das estruturas bsicas de
1,5 bit (CHIANG, 2013) para corrigir erros introduzidos pelo offset dos comparadores, e
novas configuraes de amplificadores operacionais (ASSAD; MARTINEZ, 2009) para
melhoria de seu ganho. E outras tcnicas so aplicadas para melhorar partes do
funcionamento do conversor.
Neste trabalho foram utilizadas todas estas tcnicas descritas e proposto a introduo
de uma realimentao positiva para melhoria do ganho do amplificador operacional.

1.2 ORGANIZAO DA DISSERTAO

Visando descrever a arquitetura do conversor proposto, esta dissertao est

organizada da seguinte maneira: no captulo 2 so abordados os tipos de conversores Nyquist.
No captulo 3 descrito o funcionamento do conversor AD pipeline, enfatizando seus blocos
de construo e efeitos no-ideais. No captulo 4 so descritas as melhorias apresentadas pelo
trabalho. No captulo 5 so apresentados os projetos dos blocos e resultados. No captulo 6
apresentada a concluso do trabalho.
 15

2 ARQUITETURAS ADC

As diferentes arquiteturas de conversores analgicos digitais se diferenciam pelo

consumo, resoluo e velocidade. Basicamente h duas principais topologias utilizadas em
conversor AD (analgico digital) que so os conversores Nyquist e de sobreamostragem,
sendo os conversores da topologia Nyquist os mais utilizados.
Para o entendimento dos ADCs, importante entender o significado de alguns
termos. A taxa de amostragem indica a frequncia em que um sinal amostrado, ou seja,
nmero de amostras obtidas do sinal por cada unidade de tempo, e que basicamente indica a
velocidade do conversor. J o termo Nyquist sugere que a frequncia de amostragem de um
sinal analgico de entrada, deve ser, pelo menos duas vezes a frequncia deste sinal para
evitar a perda de informao. Outro termo utilizado quantizao, que a transformao
das amostras em nmeros inteiros (principal funo do ADC).
Visando descrever as diferentes arquitetutas, neste captulo so descritos os
conversores Nyquist. Sendo apresentados os mais comuns como o conversor flash, o
conversor sub-ranging, conversor de dois passos, conversor SAR e o conversor pipeline. A
descrio dos parmetros de avaliao dos conversores AD apresentada no Apndice A.

2.1 CONVERSOR FLASH

O ADC com arquitetura flash o conversor mais rpido. Ele opera com nveis de
tenso referenciados por resistores. A partir de uma cadeia de resistores, so indicados nveis
graduados de tenses para os comparadores, que so comparados com a tenso de entrada,
como mostra a Figura 1. A partir da comparao so gerados os bits para cada estgio de
comparador e resistor.
O codificador recebe os dgitos e produz uma sada de valores binrios. O problema
dessa arquitetura que consome bastante rea e energia, pelo fato de utilizar 2 1
N

comparadores (SASIDHAR, 2009), onde N o nmero de bits. O ADC flash ideal para
aplicaes em que deseja-se ter alta velocidade e baixa resoluo.
 16

Figura 1: ADC Flash de 3 bits.

Fonte: Adaptada de Sasidhar (2009)

2.2 CONVERSOR SUB-RANGING

Este conversor possui nmero menor de comparadores do que no flash. So

2 * (2 N / 2 1) comparadores. Em um conversor flash de 8 bits, significa ter 255 comparadores e

no sub-ranging, so somente 30, um nmero bem menor de comparadores indicando uma

drstica reduo em consumo de potncia.
O conversor sub-ranging opera em duas fases. Na primeira fase determinada a sub-
faixa que o sinal ocupa e so gerados os bits mais significativos (MSBs Most Significant
Bit). E ento na segunda fase a quantizao feita dentro dessa faixa, onde so gerados os bits
menos significativos (LSBs). Na Figura 2 mostra-se a arquitetura sub-ranging de 4 bits e o
funcionamento das duas fases.
Este conversor opera em uma menor velocidade, pois a referncia baseada na sada
do ADC. Uma outra vantagem a cancelamento de offset na segunda fase (SASIDHAR,
2009).
 17

Figura 2: Conversor sub-ranging de 4 bits.

Fonte: Adaptada de Sasidhar (2009)

2.3 CONVERSOR DE DOIS-PASSOS

Este conversor possui dois passos para sua operao. No primeiro passo, so gerados
os bits mais significativos, e, no segundo, os menos significativos. Tem as mesmas vantagens
do ADC sub-ranging, porm mais rpido, pois sua referncia no se baseia na sada.
O conversor dois-passos utiliza um amplificador residual entre a sada do primeiro
estgio e na entrada do segundo, que amplifica a diferena entre a tenso de entrada e a tenso
de referncia. Na sada a tenso de referncia possui mesmo valor da tenso de referncia da
entrada (SASIDHAR, 2009).
Possui 2 * 2 N / 2 comparadores. A velocidade pouco menor que no ADC flash e maior
que no ADC sub-ranging. O nmero de comparadores, bem menor que no flash, indicando
menor consumo de rea ocupada. A Figura 3 ilustra o ADC dois passos.
 18

Figura 3: ADC dois passos de 4 bits.

Fonte: Adaptada de Sasidhar (2009)

2.4 CONVERSOR SAR REGISTRADOR DE APROXIMAES SUCESSIVAS

O SAR ADC um conversor que inicia o processo de converso com o MSB de sada
em nvel lgico alto e os demais so zerados. Neste instante o DAC gera uma tenso de
referncia que inserida em uma das entradas do comparador. Esta referncia igual a
metade da mxima tenso que o SAR ADC permite na entrada. Ento o comparador ir
verificar se a tenso de entrada maior ou menor que a referncia. Se for maior, o MSB
mantm no nvel um, se for menor, o MSB passa a ser zero.
O processo descrito feito novamente com a referncia alterada para um quarto da
mxima tenso de entrada do conversor (Vmax/4). No terceiro passo a referncia Vmax/8, e
assim sucessivamente sendo a tenso de referncia igual a Vmax/2n, onde n o nmero do bit
em sequncia a ser gerado e tambm representa a resoluo do conversor.
O SAR ADC possui baixo consumo de potncia utilizado em aplicaes de mdia ou
alta resoluo (HU et al, 2014). Na Figura 4 apresenta-se a estrutura do conversor.
 19

Figura 4: Estrutura do SAR ADC.

Fonte: Adaptada de Hu et al (2014)

2.5 CONVERSOR PIPELINE

O ADC pipeline, tambm conhecido como quantizador de sub-intervalos, consiste

em uma arquitetura do tipo flash que trabalha com mltiplos passos, conforme mostra-se na
figura 5.
No primeiro estgio, o sinal de entrada comparado com uma referncia e
convertido em uma sada binria, gerando a sada digital do primeiro estgio. Caso a entrada
seja maior que a referncia, dela subtrada a referncia e o resto, que chamado de resduo
multiplicado por 2 e segue para o prximo estgio. Se a entrada for menor que a referncia,
no h a subtrao da referncia e a entrada do prximo estgio ento o prprio resduo do
estgio anterior, sendo multiplicado por 2. O processo repetido nos estgios seguintes at o
ltimo estgio.
Cada estgio composto por um circuito que executa a funo de Sample and Hold,
conversor AD e DA (digital analgico), soma, subtrao e amplificao. O bloco total
denominado de Conversor Analgico - para - Digital Mltiplo (MDAC) que consiste de um
amplificador operacional e de um conjunto de capacitores chaveados (WALTARI, 2002). O
ltimo estgio, geralmente, implementado por um conversor flash. A Figura 5 mostra a
arquitetura do conversor AD pipeline e em destaque, um estgio do conversor.
Os dgitos produzidos em cada estgio so somados no bloco de correo digital onde
gerada a sada digital do ADC.
 20

O conversor AD pipeline, em relao a outras arquiteturas, opera em altas taxas de

amostragem, baixo consumo de potncia, consome pouca rea de circuito e introduz uma
tolerncia a erros causados por offset dos comparadores, que ser detalhado em captulo
posterior. utilizado em aplicaes de 10 a 16 bits de resoluo.

Figura 5: ADC Pipeline e representao de um estgio.

Fonte: Adaptada de Li (2004)

2.6 CONCLUSES PARCIAIS

Havendo diferentes arquiteturas de ADC, importante conhecer as suas caractersticas

de cada uma, pois dependendo da necessidade, cada conversor possui um desempenho
diferente. As caractersticas mais importantes a serem observadas so velocidade, consumo de
rea e potncia e, resoluo.
 21

3 ESTRUTURA DO ADC PIPELINE PROPOSTO

Neste captulo so descritos o funcionamento do ADC pipeline, sua arquitetura e seus

blocos construtivos. Tambm feita uma abordagem sobre suas fontes de erros, tais como
offset, clock feedthrough, descasamento de capacitores, erro de ganho do amplificador
operacional e rudo trmico.

3.1 DESCRIO GENRICA

O processo de converso do pipeline est dividido em vrios estgios em cascata,

conforme mostra a Figura 6. Cada passo responsvel por gerar um bit do conversor.
No primeiro estgio, o sinal de entrada comparado referncia, que Vref/2. Caso a
entrada for menor que a referncia, a sada no comparador 0. Se for maior, a sada 1. E
este fica sendo o bit gerado pelo primeiro passo do conversor.
Se o sinal de entrada foi maior que a referncia, este sinal subtrado de Vref/2 e
depois multiplicado por 2, sendo obtido o valor de sada do estgio chamado de valor
residual. Caso o sinal de entrada seja menor que Vref/2, ele apenas multiplicado por 2, e
assim o valor residual obtido.
Independente do valor residual, este sinal segue para o segundo estgio para ser
realizada a mesma operao, at o ltimo estgio do ADC pipeline.

Figura 6: ADC pipeline de n passos.

Fonte: Adaptada de Sasidhar (2009)

 22

No ltimo estgio, chamado de estgio n, o sinal no tem seu valor multiplicado por 2
pois realizado apenas a comparao e gerado o bit do referido estgio.
Aps todos os bits serem gerados, eles seguem para um bloco onde feito o
tratamento dos bits gerados, chamado de correo digital. Esta a parte digital onde os bits
so somados e gerada a palavra final de dados e neste bloco realizada uma possvel
correo para erros de preciso do conversor. Na Figura 7 mostra-se o diagrama de blocos
completo com a gerao dos bits e a soma, fornecendo o cdigo final desejado para um ADC
de 4 bits.

Figura 7: Representao geral do ADC pipeline.

Vin
Estgio 1 Estgio 2 Estgio 3 Estgio 4

1 bit 1 bit 1 bit 1 bit

Correo Digital

Sada Digital

Fonte: Elaborada pelo autor

3.2 ESTRUTURA COM 1.5 BIT POR ESTGIO NO ADC PIPELINE

Uma inovao, muito aceita e aplicada neste trabalho, a utilizao de estgios

capazes de gerar 1,5 bit. Com esta inovao possvel induzir uma tolerncia a erros de offset
dos comparadores (SASIDHAR, 2009). Sendo que erros de offset dos comparadores uma
significante fonte de erros nos cdigos digitais gerados pelos ADCs.
Para a descrio da estrutura importante destacar o bloco chamado sub-ADC (Sub
Conversor Analgico Digital). O sub-ADC importante pois nele so gerados os bits de cada
estgio e trabalha como se fosse uma estrutura flash dentro do conversor. O sub-ADC
mostrado na Figura 8.
A tenso de entrada comparada com dois nveis de tenso (Vref/4 e Vref/4). Os
possveis cdigos gerados por cada estgio so 00, 01 e 10, o que determina 2 bits por estgio.
 23

Figura 8: Sub-ADC para estrutura 1.5-bit por estgio.

Fonte: Adaptada de Yun 2006

Assim a sada dos binrios pode ter os seguintes de acordo com o nvel de tenso de
entrada em relao tenso de referncia:

(1)

Por ser trs, o nmero de possveis cdigos, o nmero equivalente de bits :

(2)

Por isso o nome da estrutura de 1.5 bit. Assim, o valor de tenso residual de cada
estgio do conversor dado por:

{ (3)

Na figura 9.a mostra-se a curva de transferncia ideal para implementao de 1 bit por
estgio. Enquanto a tenso de entrada Vin for menor que Vref/2, o binrio gerado 0. Se for
maior, o binrio ser 1. A faixa de tenso deve estar entre 0 e Vref para que o conversor gere
o binrio normalmente. Na Figura 9.b a curva de transferncia ideal para 1,5 bit por estgio,
com trs possveis combinaes de binrios. Se a tenso de entrada for menor que Vref/4, o
binrio gerado 00. Se a tenso de entrada estiver entre Vref/4 e Vref/4, o binrio gerado
 24

ser 01. E caso a tenso for maior que Vref/4, o binrio gerado ser 10. Observa-se que a
tenso de sada Vout no ultrapassa as tenses mximas Vref e Vref.

Figura 9: a) curva de transferncia ideal 1 bit por estgio; b) curva de transferncia ideal 1,5
bit por estgio.

Fonte: Adaptada de ASSAAD, 2009

A existncia ou no da tenso de referncia como parte da tenso residual de cada

estgio, tem por finalidade, a correo dos erros de offset dos comparadores. Na Figura 10 so
apresentados exemplos de distoro da curva de transferncia do estgio do conversor devido
ao offset do/s comparador/es, para pipeline com 1 bit e 1,5 bit. Caso ocorra a distoro, como
visto na figura, o binrio gerado pode apresentar valor diferente do binrio que deveria ser,
se a curva no estivesse distorcida.

Figura 10: a) curva de transferncia de 1 bit por estgio com offset; b) curva do ADC com
erro de offset.

Fonte: Adaptada de Assaad 2009

 25

3.3 BLOCO MDAC MLTIPLO CONVERSOR ANALGICO DIGITAL

O MDAC (Conversor Analgico-para-Digital Mltiplo) o bloco mais crtico do ADC

pipeline. Nesse bloco utilizado circuito com capacitor chaveado, que uma vantagem para
preciso em operaes matemticas como adio, subtrao e multiplicao, devido ao alto
grau de casamento relativo dos capacitores (AHMED, 2004). Este bloco tambm contm o
elemento mais crtico no ADC que o amplificador operacional.
No bloco MDAC so feitas as operaes de amostragem e amplificao, onde
inserido o valor de referncia vindo do sub-DAC e a amplificao (pela distribuio de carga
nos capacitores) do sinal de entrada.
Em seu funcionamento no primeiro momento, o sinal de entrada imediatamente
amostrado pelos capacitores na primeira fase (tenso inserida na porta do transistor MOS com
formato de pulsos retangulares), que a fase de amostragem. Assim os capacitores esto
carregados com a tenso de entrada. Na fase de amplificao, os capacitores enviam o sinal de
entrada para a sada com o valor multiplicado por dois (redistribuio de carga). Tambm
nessa fase de amplificao, o capacitor conectado na sada, e o capacitor , recebe o
valor de referncia vindo do sub-DAC (Sub Conversor Digital Analgico) que baseado no
nmero dos bits gerados pelo sub-ADC, assim a tenso de entrada que foi multiplicada por
dois recebe tambm o valor de referncia do sub-DAC. O valor de sada destas operaes
chamado de tenso residual (Vout), que segue para o seguinte estgio do conversor. A Figura
11 apresenta-se o funcionamento do MDAC.

Figura 11: Estgio do ADC pipeline.

Fonte: Adaptada de Yun (2006)

 26

Se os bits gerados pelo sub-ADC for 01, de acordo com a conservao de carga nos
capacitores, admitindo os capacitores C1 e C2 com valores iguais, o valor da tenso de sada
calculado por (AHMED, 2004):

(4)

onde pode-se obter, por manipulao algbrica a equao descrita por:

ou

(5)

considerando C1 igual a C2.

Para o caso dos bits serem 10, a equao de conservao de carga no circuito ser dada
por:

(6)
onde Vout, pode ser escrito como:

(7)

E para o caso dos bits serem 00, a equao de conservao de carga ser:

( ) (8)

e finalmente produzindo Vout, dado por:

(9)

Para uma aplicao totalmente diferencial, como mostrado na Figura 12, so colocadas
duas entradas: uma (Vip) com um dado potencial, e outra com o potencial oposto ao da
 27

entrada Vip que a Vin. Esta aplicao est contida na parte MDAC da Figura 11, porm
nesta utilizado o amplificador operacional com duas sadas (totalmente diferencial).
Ento na Figura 12.b, apresentada a fase 1 (1). Quanto esta fase est em nvel alto,
transistores MOS recebem a tenso de 0,9 Volts e impem nos capacitores o potencial de
entrada. Com o auxlio da fase 1p em nvel alto, a tenso Vcm imposta no outro terminal
dos capacitores. Vcm, tenso de modo comum, calculada por:

(10)

No momento em que a fase vai a nvel baixo (-0,9 Volts), os capacitores tm suas
cargas presas (ABO, 1999), ou seja, no tem nenhum caminho para seguir. Na fase 2 ( )
de amplificao em nvel alto, os capacitores so descarregados para a sada e neste momento
ocorre a redistribuio de carga, em que as cargas do capacitor 2 seguem para o capacitor 1 e
as cargas do capacitor 4 seguem para o capacitor 3, e ainda adicionam o valor vindo da
referncia (Vdacp e Vdacn). Ainda na Figura 12 mostrado o funcionamento das fases.

Figura 12: a) MDAC de 1.5 bit; b) diagrama das fases.

Fonte: Adaptada de Sasidhar (2009)

O amplificador operacional totalmente diferencial (duas entradas e duas sadas),

aplicao utilizada na prtica dos ADCs. Este amplificador operacional, totalmente
 28

diferencial, amplifica a diferena de tenso das entradas e apresenta em uma sada. A outra
sada tem polaridade oposta primeira. O amplificador operacional proposto no trabalho,
necessita internamente de um circuito de realimentao de modo comum (CMFB) que
monitora as tenses de sada, a estabilizando em torno da tenso de modo comum (RAZAVI,
2001). Outro ponto importante do amplificador diferencial, que as sadas so iguais e de
fases opostas, sendo referenciadas ao potencial central chamado de nvel de modo-comum
( ).
A estrutura totalmente diferencial tem a vantagem de imunidade a rudo (rudo de
modo-comum e rudo na alimentao) (RAZAVI, 2001). Outra vantagem pelo fato das
sadas terem fases opostas, a faixa dinmica ampliada em duas vezes se comparada a uma
estrutura de sada nica.

3.4 GERADOR DE FASES (CLOCK)

Na Figura 13 tem-se um exemplo de um tpico gerador de clock para fases no-

sobrepostas. Um clock externo fornece a entrada do gerador de fases e a durao das fases
em funo dos blocos de propagao de atraso, dados pelos buffers (ABO, 1999).

Figura 13: Gerador de clock comumente utilizado

Fonte: ABO, 1999

3.5 CIRCUITO DIGITAL SOMA

Neste circuito so recebidos os bits de cada estgio e efetuada a soma para a

obteno do cdigo digital de sada.
Na Figura 14 apresenta-se um exemplo de clculo da operao de soma digital, onde o
bloco de correo digital realiza a soma dos valores vindos de cada estgio. O ADC
geralmente empregado com N-2 (onde N o nmero de bits do conversor) estgios de 1.5-bit,
 29

seguido por um estgio flash de 2-bits. Nesse exemplo o conversor gera um cdigo de sada
com 5-bits.

Figura 14: Operao de correo digital.

Fonte: Adaptado de Sasidhar (2009)

Como mostrado na Figura 14, a soma realizada com a sobreposio do ltimo bit de
cada estgio com o bit mais significativo do estgio precedente.
Para a correo digital de erros dos estgios (erros de ganho, descasamentos)
utilizando a tcnica 1,5 bit, as sadas dos estgios pipelines devem ser sincronizadas, para que
todos os binrios gerados em cada estgio, apaream na sada no mesmo instante de tempo.
Assim, mostra-se na Figura 15, o diagrama do circuito digital, onde todas as sadas so
sincronizadas utilizando flip-flops D, que so flip-flops de atraso e os cdigos so digitalmente
corrigidos via circuito somador total (TSUI, 2008).

Figura 15: Alinhamento no tempo e somador total.

Fonte: Elaborada pelo autor

 30

3.6 CARACTERSTICAS E FATORES LIMITANTES NOS COMPONENTES DO ADC

PIPELINE

Nos ADC pipeline, h uma srie de fatores que alteram as caractersticas do

funcionamento normal como preciso, velocidade, consumo, etc, que existem nos
componentes (chaves, capacitor, comparador, amplificador operacional). Por isto algumas
mudanas e aproximaes nestes componentes so realizadas e estes fatores so abordados a
seguir.

3.6.1 Chaves e clock feedthrough

As chaves so construdas usando transistores NMOS ou PMOS conforme a Figura

16. Quando a tenso na porta do transistor alta, permitida a passagem da corrente eltrica
do dreno para a fonte (considerando o transistor NMOS). Quando a tenso na porta baixa,
no ocorre passagem de corrente para a fonte.
A diferena entre chaves NMOS e PMOS que para chaves PMOS a polarizao na
porta negativa e NMOS positiva.

Figura 16: Transistores NMOS e PMOS utilizados como chave.

Fonte: Elaborada pelo autor

Estas chaves possuem resistncia na regio triodo, sendo dada pela equao 11.

(11)

Onde: mobilidade dos portadores

Cox: capacitncia de porta do transistor
W: largura do canal do transistor
L: comprimento do canal do transistor
VGS: tenso porta fonte do transistor
VTH: tenso de limiar do transistor
 31

3.6.2 Descasamento de capacitores

Entende-se por descasamento as variaes fsicas que ocorrem entre os componentes

dentro do chip. E, como resultado, acaba prejudicando o funcionamento do circuito.
Para a resoluo de 1.5 bit no ADC pipeline, os capacitores devem ter os mesmos
valores de capacitncias ( e ). Porm, devido s variaes do processo e
imperfeies do projeto, inclui-se um descasamento nos valores dos capacitores (ASSAAD,
2009). Assim a tenso residual de um ADC de 1.5 bit por estgio e, para um estgio i dada
por:

( ) (12)

(13)

(14)

onde c o valor do descasamento do capacitor.

O descasamento pode ser positivo ou negativo, dependendo da razo , conforme a

equao 14. Caso seja positivo, a razo vai ser maior do que um. Caso o descasamento seja
negativo, a razo ser menor que um. Nas Figuras 17 e 18 mostram-se exemplos de
descasamento positivo e negativo, em que a curva pontilhada a ideal.
O descasamento de capacitores corrigido no bloco de correo digital.

Figura 17: Exemplo de descasamento positivo no primeiro estgio com .

Fonte: Schwars (2010)

 32

Figura 18: Exemplo de descasamento positivo no primeiro estgio com

Fonte: Schwars (2010)

3.6.3 Offset do comparador

O offset do comparador limita a preciso da sada binria do ADC. Porm, para

estruturas de ADCs pipeline com a tcnica de 1.5 bit por estgio, essa limitao minimizada.
Assim, o offset do comparador definido como uma entrada diferencial adicional de
tenso e que gera uma sada indesejvel.
O resultado para a preciso do comparador foi mostrado na Figura 10, onde a curva de
transferncia foi alterada devido ao offset do comparador.

3.6.4 Erro de ganho do amplificador operacional

Assim como o descasamento de capacitores, o erro de ganho do amplificador

operacional afeta o ganho entre os estgios do ADC pipeline, sendo que estes desvios so
corrigidos no bloco de correo digital. Ento, devido ao erro de ganho do amplificador em
um particular estgio , a tenso residual fica da seguinte forma:

(15)

o erro de ganho inclui o ganho do amplificador operacional (A) e o fator de realimentao

(16)
 33

O mximo de erro permitido em todo o ciclo do ADC no pode ultrapassar o nvel de

LSB (meio bit menos significativo) (ASSAAD, 2009). E para o erro total em n-1 estgios:

(17)

3.6.5 Rudo Trmico

O rudo trmico um dos fatores mais determinantes para a escolha dos valores de
capacitores amostrais e o rudo mais importante do ADC. Contribui em dois teros na
proviso de rudo no projeto do ADC pipeline. A fonte de rudo trmico chamada de rudo

na forma (k a constante de Boltzmann e T a temperatura) se origina na operao

de amostragem (CLINE, 2007).

O circuito equivalente para o rudo trmico visto na Figura 19, e o rudo trmico
associado com a resistncia do transistor na amostragem (KONG, 2013) no formato 4KTR
dado em V2/Hz.

Figura 19: Representao do rudo trmico a partir do transistor.

Fonte: Kong (2013)

A tenso de rudo pode ser calculada por:

| (18)
|

Com base na equao 12, o capacitor no primeiro estgio deve ser grande o suficiente
para reduzir o rudo, pois no primeiro estgio a preciso muito importante (KONG, 2013). A
partir do segundo estgio, o capacitor pode ser diminudo pois a necessidade de preciso
 34

reduzida, e vai reduzindo at o ltimo estgio do conversor. A diminuio do capacitor

importante pelo fato do alto consumo de rea.

3.7 CONCLUSES PARCIAIS

Conclui-se que importante conhecer os blocos com do ADC pipeline e suas fontes de
erros, pois estes influenciam diretamente nos dgitos gerados pelo conversor. O
erro de offset uma fonte de erro que afeta diretamente na preciso do binrio de sada e que
pode ser amenizado com a tcnica de 1,5 bit auxiliada pelo bloco de correo digital. J no
funcionamento, importante observar o funcionamento do MDAC que baseado em
capacitores chaveados.
 35

4 TCNICAS PARA MELHORIA DO ADC PIPELINE

Neste captulo so descritas as tcnicas de melhoria propostas para o ADC pipeline

desenvolvido neste trabalho, tais como compartilhamento do amplificador operacional,
tcnica de 1,5 bit e escalonamento dos capacitores.

4.1 COMPARTILHAMENTO DO AMPLIFICADOR OPERACIONAL

Para reduzir, consideravelmente, o consumo de potncia do ADC pipeline, a tcnica

de compartilhamento amplamente utilizada. Utiliza-se um amplificador operacional para
cada dois estgios, ao contrrio do mtodo tradicional em que se emprega um operacional
para cada estgio. Na Figura 20 apresenta-se o funcionamento.
Para a estrutura do ADC adotado um chaveamento com frequncia de 5 MHz.

Figura 20: Compartilhamento do amplificador operacional.

Fonte: Adaptada de Chandrashekar (2010)

 36

O chaveamento utilizado no circuito com o compartilhamento do amplificador

operacional mostrado na Figura 21.

Figura 21: Formas de onda utilizadas no chaveamento dos transistores.

Fonte: Adaptada de SASIDHAR (2009)

Quando a fase 1 est em nvel alto (Figura 20 (a)), o estgio MDAC1 faz a
amostragem do sinal de entrada com os capacitores conectados tenso de modo comum,
enquanto que no MDAC2, com o amplificador operacional conectado a ele, ocorre a
amplificao ao mesmo tempo que recebe a tenso de referncia, que baseada na sada
digital do presente estgio.
Quando a fase 2 est em nvel alto (Figura 20 (b)), o amplificador operacional atua no
primeiro estgio, onde ocorre a amplificao e a soma da referncia. Enquanto que no
segundo estgio ocorre a amostragem e a soma da referncia.
O sinal de sada do segundo estgio (Vo+) segue para os prximos seis estgios onde a
cada dois estgios utilizada a tcnica de compartilhamento de amplificador operacional.
No ltimo estgio, com circuito flash, no utilizada a tcnica de compartilhamento
de amplificador operacional.

4.2 CORREO DIGITAL

A correo digital aplicada no circuito digital, corrige erros de descasamento de

capacitores, erro de ganho finito do amplificador operacional e erro de offset dos
comparadores. O funcionamento da correo digital baseado em portas lgicas e nada mais
do que a aplicao da tcnica de 1,5 bit, simplesmente por somar o bit mais significativo de
cada estgio com o bit menos significativo do prximo estgio at o sinal chegar no ltimo
estgio do ADC.
Os bits vindos de cada estgio so recebidos pelo sistema de alinhamento no tempo
utilizando flip-flops D que so clulas de atraso, e, depois so encaminhados para o somador
 37

total onde feita a soma e gerao do binrio de sada. Todo este circuito digital pode ser
aplicado utilizando circuitos fsicos com portas lgicas.
Na Figura 22 apresenta-se o exemplo de um circuito somador total implementado com
portas XOR, AND e OR. O sinal Cin o bit que extrapolou a soma do estgio anterior e Cout
o bit que extrapolou o resultado da soma do referido estgio. O terminal de sada com o
nome Soma o resultado da soma dos binrios no estgio em questo. A porta lgica XOR
responsvel pela soma de cada dois binrios.

Figura 22: Circuito somador total

Fonte: Adaptada de WANG (2009)

O importante para a correo dos erros a aplicao do funcionamento da tcnica de

1,5 bit em que so gerados 2 bits.
Na Figura 23 mostra-se a implementao do somador total na sada do ADC pipeline.
Na figura mostra de S1 a S8 que so sadas dos estgios MDAC do ADC. E a sada
representada por S 2-bit a sada gerada pelo estgio flash, ltimo estgio do ADC pipeline.
Assim os bits gerados de 0 a 9 totalizam 10 bits.

Figura 23: Esquemtico para o somador total.

Fonte: Adaptada de Borch (2009)

O exemplo de funcionamento ideal do conversor mostrado na Figura 24. Baseando
na entrada de (5/14).Vref , como este valor maior que (1/4).Vef, os dgitos 10 so gerados, e
 38

a entrada multiplicada por 2. Depois segue para o prximo estgio com um valor de resduo
de (-2/7).Vref. E o procedimento de comparao e gerao de dgitos e resduo realizado
novamente at chegar ao estgio flash.
J na Figura 25, mostrado o funcionamento caso apaream erros no primeiro estgio
e provoque a mudana no binrio de sada, neste mesmo conversor. Demonstra-se que a
correo baseada na estrutura 1,5 bit eficiente na correo.

Figura 24: Cdigo digital e tenso residual de um ADC pipeline ideal de 5 bits.

Fonte: Adaptada de SASIDHAR (2009)

Figura 25: Cdigo digital e tenso residual de um ADC pipeline de 5 bits com erro no binrio
do primeiro estgio.

Fonte: Adaptada de SASIDHAR (2009)

 39

4.3 ESCALONAMENTO DOS CAPACITORES

O escalonamento dos estgios para capacitores necessrio para amenizar os efeitos

de rudo trmico ao longo dos estgios do ADC e a tcnica amplamente empregada nos
ADCs pipeline. Conforme o diagrama de blocos mostrado na Figura 26, no primeiro estgio,
que o mais crtico do ADC, feita uma escolha cuidadosa dos componentes obedecendo
rudo trmico e velocidade. A partir do segundo estgio adotado o fator de escala 0,75. Este
fator de escala serve para reduo dos valores de capacitncia.

Figura 26: Escalonamento dos capacitores.

Fonte: Adaptada de TSUI (2008)

4.4 CONCLUSES PARCIAIS

As melhorias apresentadas afetam diretamente na preciso e consumo de potncia do

ADC pipeline. Primeiro que as chaves de transmisso tem um papel importante na preciso
principalmente so muito empregadas por estar contida em todos os estgios, fazendo parte do
MDAC, amplificador operacional e sub-ADC.
Quanto o compartilhamento do amplificador operacional, compartilhado a cada 2
estgios, reduz significativamente o consumo de potncia e a ocupao da rea do chip. A
correo digital emprega basicamente um circuito somador que recebe 2 bits de cada estgio,
e o exemplo mostrado apresenta a eficincia na correo de erros no conversor. O uso
escalonamento de capacitores, junto com a aplicao das chaves de transmisso e a
arquitetura 1,5, corrigem possveis erros que so apresentados com binrios errados na sada
do ADC pipeline.
 40

5 PROJETOS DOS BLOCOS E RESULTADOS

Neste captulo apresentam-se os projetos dos blocos realizados e os resultados obtidos,

enfatizando as partes do conversor com processamento analgico. Sendo que o conversor de
10 bits composto de 8 estgios com MDAC e mais um estgio de arquitetura flash, e, cada
estgio envia 2 bits para o bloco de correo digital formar o binrio de sada do conversor em
10 bits.
A frequncia de amostragem proposta para o ADC pipeline de 5 MHz, devido ao
processo de 0,35 m. Com o processo 0,18 m, ou algum mais atual, possvel conseguir
taxas de amostragem mais altas, pelo fato dos portadores se movimentarem por um canal do
CMOS menor.
Para uma resoluo de 10 bits, o ganho ideal, para o amplificador operacional do ADC
pipeline, de pelo menos 60 dB (SASIDHAR, 2009).
O ADC pipeline proposto opera com tenses de alimentao em +0,9 Volts e -0,9
Volts.

5.1 CHAVE DE TRANSMISSO

Para os transistores CMOS, que so utilizados como chave no ADC pipeline, durante
o chaveamento a resistncia varia e provocada uma distoro na sada (SASIDHAR, 2009).
Outro problema o clock feedthrough, que so cargas injetadas no circuito quando o
transistor desliga. Assim adicionado um erro na sada. Estas cargas que so injetadas so
devido ao acoplamento entre porta e fonte do transistor, assim a capacitncia contribui para o
erro de tenso, dado por:

(19)

onde a tenso de clock, a capacitncia porta-fonte e a capacitncia na fonte.

Analisando o desempenho do ADC de uma forma geral, o problema de clock
feedthrough limita a velocidade e preciso (RAZAVI, 2001).
Arquitetura totalmente diferencial pode cancelar erros devido ao clock feedthrough
(LI, 2003). Para o caso de variao de resistncia, um mtodo bastante utilizado usa um
transistor NMOS e PMOS em paralelo para garantir a linearidade da resistncia. Essa
 41

aplicao em paralelo chamada de chave de transmisso". Na Figura 27 so mostradas as

resistncias para a chave PMOS e NMOS.

Figura 27: Variao da resistncia para chave NMOS e PMOS

Fonte: Sasidhar (2009)

A variao da resistncia equivalente para a utilizao da chave de transmisso

mostrada na Figura 28.

Figura 28: Chave de transmisso e a resistncia equivalente da chave.

Fonte: Sasidhar (2009)

5.2 AMPLIFICADOR OPERACIONAL

O amplificador operacional o bloco mais crtico no MDAC do ADC pipeline. O

amplificador operacional uma topologia derivada da folded cascode, como est na Figura 29
(ASSAAD; MARTINEZ, 2009).
Neste bloco, os transistores M3 e M4 conduzem a maior parte da corrente e tem a
maior transcondutncia, porm a transcondutncia limitada pela corrente gerada pelo par
diferencial M1 e M2. Esta verso uma verso da tradicional estrutura folded cascode
 42

mostrada na Figura 30. Nessa nova verso possvel manter a mesma potncia e rea,
aumentar o ganho e largura de banda, sem afetar com a gerao de rudo ou offset.

Figura 29: Amplificador operacional folded cascode.

Fonte: Adaptada de ASSAAD (2009)

Figura 30: Convencional folded cascode.

Fonte: Adaptada de ASSAAD (2009)

Mantm-se a proporo K=3 para os transistores espelhos M3a:M3b e M4a:M4b para

a manuteno de baixo consumo de potncia no amplificador. As duas sadas mantm a
corrente em pelo circuito de realimentao de modo comum, Figura 31. Alm do
equilbrio das correntes, o circuito de realimentao de modo comum mantm a tenso nas
sadas em torno da tenso de modo comum.
 43

Figura 31: Circuito de realimentao de modo comum.

Fonte: Adaptada de ASSAAD (2009)

5.2.1 Realimentao positiva do amplificador operacional

Para melhorar o desempenho do amplificador operacional uma realimentao positiva

inserida como mostra a figura 32. A realimentao positiva criada pelos transistores Mfa e
Mfb. Os transistores M4c, M4d, M0b e M0c auxiliam neste processo atuando como um
espelho de corrente para polarizar Mfa, Mfb, M0d e M0e com a corrente da fonte de corrente
IDC. Esta realimentao positiva faz com que a impedncia de sada aumente e melhore o
ganho do amplificador operacional sem aumentar significativamente o consumo de potncia.
Este o amplificador operacional utilizado no trabalho.

Figura 32: Amplificador operacional folded cascode com realimentao positiva.

Fonte: Elaborada pelo autor

 44

A realimentao positiva modelada em pequenos sinais como mostra a Figura 33:

Figura 33: Modelo em pequenos sinais da realimentao positiva.

Fonte: Elaborada pelo autor

Considerando a estrutura proposta, o ganho do amplificador operacional (ASSAAD;

MARTINEZ, 2009) :

Ganho=gm1a(1+K) gm6rds6(rds2a//rds4a)//Rout (19)

Onde K = 3, e:

Rout= gm8rds8rds10 (20)

A resistncia de sada dada por:

Rout=1/(1 gmfb.rout10) (21)

Assim, escolhendo-se convenientemente o valor da corrente IF/2 da figura 32, pode-se

aumentar o valor da resistncia de sada e portanto, o valor do ganho do amplificador
operacional.
A Figura 34 apresenta a anlise AC, sendo que a Figura 34.a apresenta a simulao do
o ganho em 70,020 dB. Na figura 33.b so apresentados frequncia de ganho unitrio em
77,285 MHz e margem de fase em 84,468 para uma corrente IF/2=5A. O consumo do
amplificador operacional 0,78 miliWatts.
 45

Figura 34: a) resposta de ganho; b) resposta de fase.

Fonte: Elaborada pelo autor.

5.3 MDAC MLTIPLO CONVERSOR ANALGICO DIGITAL

O MDAC implementado no trabalho o apresentado na Figura 35. Observa-se que h

um terceiro capacitor implementado. Este capacitor dedicado para injetar a tenso de
referncia vinda do sub-ADC durante a fase 2. J os capacitores 1 e 2, tem como papel
principal a amostragem e amplificao.

Figura 35: MDAC.

Fonte: Adaptada de SASIDHAR (2009)

 46

Na primeira fase C1 e C2 amostram a tenso de entrada e C3 ligado em 0 Volts. Na

segunda fase, a carga de C2 segue para C1 juntamente com a carga de C3 que possui o
potencial da tenso de referncia. No momento que a carga de C2 e C3 redistribuda para
C1, o potencial de 0 Volts conectado em C2 para forar a movimentao da carga para C1.
Para o teste do MDAC proposto, so apresentadas simulaes mostradas nas figuras 36 e 37.
Adota-se um sinal de entrada senoidal com amplitude de 0,3 Volts e uma frequncia de 1
MHz.
Na Figura 36.a temos a operao de amostragem nos capacitores que ocorre enquanto
a fase 1 do circuito est em nvel alto. Observa-se a mesma amplitude de entrada sendo
amostrada nos capacitores 1 e 2 em relao ao sinal de entrada, que apresentado na Figura
36.b. A frequncia de chaveamento para amostragem e amplificado (fase 1 e 2) adotada
10 MHz para as fases 1 e 2.

Figura 36: a) sinal amostrado; b) sinal de entrada.

Fonte: Elaborada pelo autor

Na Figura 37.a apresentada a tenso de sada do bloco MDAC, tenso residual, em

que mostrada a amplificao da tenso de entrada (Figura 37.b) por dois. Este
funcionamento ocorre no momento em que a fase 2 est em nvel alto. Como na fase 2
adicionada a tenso de referncia, para esta simulao considerado a tenso de referncia em
zero volts.
A tenso amostrada apenas aparece nos capacitores e a tenso residual de cada bloco
MDAC a tenso amostrada aps o processo de amplificao e adio da tenso de
referncia.
 47

Figura 37: Sada do bloco MDAC em frequncia de 10 MHz.

Fonte: Elaborada pelo autor

5.3.1 MDAC com compartilhamento do amplificador operacional

O compartilhamento do amplificador operacional, proposta de melhoria do trabalho,

reduz de forma significativa o consumo de potncia do ADC, pois divide o nmero de
amplificadores operacionais pela metade.
Na simulao apresentada na Figura 38 considerando-se que os estgios de MDAC so
interligados, e que operam em uma frequncia de amostragem e amplificao de 5 MHz.
Tambm um amplificador operacional compartilhado a cada dois estgios.
A forma de onda na Figura 38.c, apresenta a fase 2. J a forma de onda da figura 38.b,
mostra o sinal de entrada que uma onda em formato triangular na frequncia de 100 KHz e
amplitude de 0,5 Volts no pico positivo, e -0,5 Volts no pico negativo. A simulao mostra
apenas um trecho em que a tenso de entrada est em subindo, o qual e passa pelas regies de
comparao (abaixo de 0,25 Volts, entre -0,25 e +0,25 Volts e, acima de 0,25 Volts).
J a forma de onda apresentada na figura 38.a, que a sada do amplificador
operacional, apresenta a tenso residual do MDAC 1 no mesmo instante que a fase 2 (forma
de onda na parte inferior) est em nvel alto. Neste momento, o MDAC 2 faz a amostragem do
potencial que vem do MDAC 1.
A mesma forma de onda na da Figura 38.a tambm mostra, quando a fase 2 est em
nvel baixo, a tenso residual do MDAC 2, portanto esta tenso residual comum a dois
estgios. Um ponto importante observado que esta tenso residual tende a ficar sempre
oscilando prximo de -0,25 e +0,25 Volts.
 48

Figura 38: a) tenso residual do MDAC 1; b) tenso de entrada; c) fase 2.

Fonte: Elaborada pelo autor.

Na Figura 39 apresenta-se o binrio de sada do MDAC 1 nas duas formas de onda na

parte superior (Figura 39.a e Figura 39.b), sendo que B1 o MSB e B0 o LSB.

Figura 39: a) binrio MSB de sada do MDAC 1; b) binrio LSB do MDAC 1; c) tenso de
entrada; d) fase 1.

Fonte: Elaborada pelo autor

Quando a tenso de entrada (Figura 39.c) est abaixo de -0,25 Volts, o binrio gerado
00. Quando est entre -0,25 e + 0,25 Volts, o binrio gerado 01. E quando a tenso
 49

superior a +0,25 Volts, o binrio gerado 10. Sendo que a comparao s ocorre quando a
fase 1, que a forma de onda na parte inferior, est em nvel alto.

5.4 COMPARADOR

O comparador utilizado baseado no par diferencial que realiza a comparao do sinal

de referncia com a tenso de entrada, que no caso a tenso da entrada de cada estgio do
ADC, como mostra a Figura 40.
O comparador, ao lado esquerdo da Figura 40, trabalha com uma estrutura de gerao
interna de limiar e com o conceito de metaestabilidade, onde as sadas tm cada uma, o valor
oposto da outra.
A tenso da fase 1 (ck1a) utilizada para acionar a funo de comparao. Quando a
fase 1 est em nvel baixo, os transistores M5 e M6 esto na regio de corte, e portanto no
tem corrente no circuito. Ao mesmo tempo, M9 e M12 levam as sadas para a tenso de
alimentao Vdd, e M7 e M8 colocam o Vdd nos pares diferenciais, estabelecendo o estado
de reset. Quando Fase 1 vai para o nvel alto, M5 e M6 conduzem e M1 e M4 comparam
com .

Figura 40: Comparador com par diferencial.

Fonte: Elaborada pelo autor

Para a tenso de referncia, utiliza-se )e

onde a faixa de tenso que opera na entrada no ADC. A tenso de entrada
 50

utiliza um offset que o Vcm, que no caso 0 olt, e a entrada oscila em torno desta tenso
de modo comum, ressaltando que importante no chegar ao limite das tenses de
alimentao do circuito que, no trabalho 0,9 V no Vdd e -0,9 V no Vss .
Na sada do comparador um latch RS conectado, lado direito da figura, para que
quando, a fase 1 estiver em nvel baixo, a sada seja mantida com o valor resultante da
comparao realizada enquanto estava a fase 1 em nvel alto. Assim o valor da sada s
alterado quando fase 1 estiver novamente em nvel alto. Para este exemplo considera-se a
frequncia das fases 1 e 2 em 10 MHz.
A Figura 41 mostra os resultados da simulao para a entrada Vinp, Figura 41.b, junto
a com a tenso de referncia constante, Vrefp, de 0,45 Volts e acima, Figura 41.a, est a sada
binria Voutp com nvel alto quando a tenso de entrada maior que 0 e nvel baixo quando a
entrada menor que a referncia. Na Figura 42 mostra-se a entrada Vinn, Figura 42.b, junto
com a referncia de -0,45 V, e sada Voutn, Figura 42.a.

Figura 41: a) sada do comparador Voutp; b) tenso de referncia Vrefp e de entrada Vinp.

Fonte: Elaborada pelo autor

Figura 42: a) sada do comparador Voutn; b) tenso de referncia Vrefn e de entrada Vinn.

Fonte: Elaborada pelo autor

 51

5.5 SUB-ADC

O sub-ADC responsvel por comparar a tenso de entrada com Vref/4 e gerar o

binrio de sada no estgio em que est inserido durante a fase 1 do ADC pipeline e tambm
responsvel por, inserir a tenso de referncia (Vref/2) no MDAC, chamada de Vdac, durante
a fase 2 do ADC. Esta tenso que parte da tenso residual de cada passo do conversor.
A tenso Vdac tem esta nomenclatura devido ao fato dela resultar em uma tenso
(+Vref/2, 0, -Vref/2) a partir do binrio produzido pelos comparadores
Para o funcionamento do sub-ADC que contm 2 comparadores (estrutura 1,5 bit),
primeiro o comparador junto com o latch SR, que parte deste bloco, compara a tenso de
entrada com a tenso de referncia. Caso a tenso for maior que a referncia, ele apresenta
uma tenso de sada em nvel alto (+0,9 Volts), caso for menor que a referncia, apresenta
uma tenso de sada em nvel baixo (-0,9 Volts). Entre os dois comparadores, um trabalha
com a tenso de referncia positiva, o outro com a tenso de referncia negativa.
Como o conversor trabalha com uma tenso de 1 Volt pico a pico, e, considerando
que totalmente diferencial, Vref descrito por:

V (22)

Em seguida, a sada dos comparadores entrada de um pequeno circuito digital onde

gerado o binrio de sada do estgio. Na Figura 43 mostra-se esta etapa, sendo que o
comparador 1 tem tenso de referncia de -0,25 V e o comparador 2 tem tenso de referncia
de + 0,25 V.

Figura 43: Circuito digital gerador do binrio de sada do sub-ADC.

Fonte: Adaptada de YUN, 2006

O bit B1, que o bit mais significativo de sada, resultado direto da sada do
comparador 2. Enquanto B0, passa por uma porta E que recebe a sada do comparador 1 e do
 52

comparador 2 com polarizao reversa, j que do circuito comparador-latch so geradas 2

sadas, uma com polarizao oposta a outra.
Portanto, caso a tenso de entrada do estgio menor que Vref, que -0,25 Volts, o
binrio gerado 00. Caso seja maior que Vref e seja menor que +Vref (+0,25 Volts), o
binrio gerado 01. Caso seja maior que +Vref, o binrio gerado 10.
Aps o binrio gerado, ele utilizado para gerar a tenso de referncia (Vref/2) que
inserida no MDAC. Para isso, os bits B0 e B1 passam por uma lgica que responsvel por
fechar as chaves CH1, CH2 e CH3 que descrita por:

(23)

(24)

(25)

As chaves so responsveis por inserir no MDAC, a tenso de referncia como mostra

a Figura 44.

Figura 44: Esquema das chaves para a tenso Vdac

Fonte: Elaborada pelo autor

Na tabela 1 mostra-se os nveis lgicos necessrios do binrio gerado para acionar

cada chave.

Tabela 1: Nveis lgicos de acionamento das chaves

B1 B0 CH1 CH2 CH3
0 0 1 0 0
0 1 0 1 0
1 0 0 0 1
Fonte: Elaborada pelo autor
 53

5.6 CONCLUSES PARCIAIS

Com o projeto do operacional proposto, utilizando a estrutura folded cascode e

realimentao positiva, foi conseguido um bom ganho, 70,020 dB, acima de 70 dB que o
ideal em conversores AD pipeline. Foi apresentado o funcionamento com o compartilhamento
do amplificador operacional, em que o desempenho do ADC pipeline no foi afetado por
utilizar esta tcnica. Foi apresentado tambm, o funcionamento do comparador, parte
importante do sub-ADC com a tcnica de 1,5 bit, mostrando que ele possui uma grande
preciso na gerao do binrio.
 54

6 CONCLUSO E FUTUROS TRABALHOS

Neste trabalho foram apresentados os principais blocos que compem o conversor

analgico digital pipeline. O ADC pipeline tem velocidade, consumo de rea e potncia e
resoluo como fatores mais importantes a serem observados.
O conversor proposto no trabalho utiliza a tcnica de 1,5 bit para correo de erros e
possui circuitos com capacitores chaveados.
H a utilizao de compartilhamento do amplificador operacional em cada dois
estgios, que acaba reduzindo significativamente o consumo de potncia e ocupao de rea
do chip. Ainda sobre o amplificador operacional, utilizada a estrutura folded cascode e uma
tcnica de realimentao positiva. E com isto, foi alcanado um ganho de 70,020 dB, um
ganho ideal para o ADC pipeline.
Os resultados das simulaes mostram o bom funcionamento dos principais blocos
que compem o conversor AD pipeline. Nestas simulaes foram utilizados o processo
CMOS de 0,35 m, o que restringiu a taxa de amostragem a 5 MHz. No entanto o uso de
processos mais modernos, de 0,18 m, podem permitir taxas de amostragem de 50 MHz, sem
que haja alteraes significativas nos passos de projeto mostrado neste trabalho.
Para trabalhos futuros sugere-se finalizar todos os estgios MDAC e o circuito digital
de sada.
 55

REFERNCIAS

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 58

APNDICE A - CARACTERSTICAS E PARMETROS DE CONVERSORES

ANALGICOS DIGITAIS

Devido s aplicaes dos conversores, h caractersticas que precisam ser avaliadas e

h caractersticas no-ideais que degradam o desempenho, como erros estticos devido ao
descasamento de componentes, rudo, offset, etc. A partir disso feita avaliao do
desempenho do conversor observando estes parmetros

A.1 PARMETROS ESTTICOS

Quando o conversor utilizado em aplicaes que no requerem velocidade, ele

especificado por parmetros estticos.

A.1.1 Preciso

o grau de acerto na resposta do conversor baseada na diferena entre a resposta

esperada e a resposta real. Pode ser dividida entre preciso absoluta, que inclui erros, ou a
preciso relativa que subtrai os erros do conversor.

A.1.2 Resoluo

a quantidade de nveis analgicos que o conversor calcula. Assim, um conversor

com N-bits de resoluo, calcula 2 N 1 nveis analgicos.

A.1.3 No-linearidade

Os ADCs tm uma curva de transferncia ideal (entrada analgica x sada digital) em

que suas caractersticas se aproximam de uma linha reta. Quando a resoluo aumenta, a
caracterstica real do conversor se aproxima dessa linha reta.
A curva de transferncia prtica contm passos que no so perfeitamente uniformes, e
essa no-uniformidade provoca a no-linearidade. A no-linearidade dividida em: no-
linearidade diferencial e no-linearidade integral.
 59

A.1.4 No-linearidade diferencial (DNL)

A no-linearidade diferencial mede o desvio dos passos, que so passos de

quantizao do conversor. Esse desvio se caracteriza pelo desvio do passo de quantizao
ideal, acima de 1 LSB. Ou seja, a medida da no-uniformidade dos degraus dos passos
como mostra a figura.

Figura 46: No-linearidade diferencial.

Fonte: Adaptada de Plassche (2003)

A.1.5 No-linearidade integral (INL)

Mede o desvio dos passos de quantizao em comparao a curva de linha reta

caracterstica como mostra a figura 2.6.

Figura 47: No-linearidade integral.

Fonte: Adapta de Plassche (2003)

 60

A.1.6 Monotonicidade e perda de cdigos

Um conversor chamado monotnico quando a sada aumenta com o aumento dos

valores de entrada, isso importante em controle digital.
Depois de includo offset e erro de ganho (FRANCO,2002), se o mximo erro DNL
menor que 1 LSB, o conversor monotnico. Do mesmo modo, para um erro de INL menor
que 0.5 LSB, dado monotnico (JOHNS; MARTIN, 1997). Trabalhando dentro destas
faixas de DNL e INL, garantido que, no haver perda de cdigos.

A.2 PARMETROS DINMICOS

So parmetros baseados no domnio do tempo e da freqncia.

A.2.1 Taxa amostral

Indica a velocidade que amostras so convertidas, sendo o inverso do tempo que o

sinal amostrado.

A.2.2 Relao sinal-rudo (SNR)

Indica a proporo entre a potncia do sinal e a potncia de rudo total na sada.

Potncia do Sinal
SNR 10. log (2.1)
Potncia Total do Rudo

Para um ideal ADC, onde N o nmero de bits, a equao a seguinte:

SNR 6.02.N 1.76 (2.2)

A.2.3 Proporo de Distoro Sinal-Rudo (SNDR)

a relao da potncia do sinal de sada do conversor com a soma do rudo mais a

distoro total de harmnico. O total de distoro de harmnico a razo da harmnica
fundamental para a soma dos harmnicos na sada, em RMS.
 61

Potncia do Sinal
SNDR 10. log (2.3)
Potncia do Rudo e de Distoro

A.2.4 Faixa Dinmica Livre de Impurezas (SFDR)

a razo entre a mxima componente do sinal e a mxima componente de distoro

que pode ser obtida.

Potncia Mxima do Sinal

SFDR 10. log (2.4)
Potncia Mxima de Distoro

A figura 2.7 representa os parmetros SNR e SFDR.

Figura 48: Exemplo de SNR e SFDR.

Fonte: PLASSCHE (2003)

A.2.5 Nmero Efetivo de Bits (ENOB)

Este parmetro serve para conversores que tm o mesmo nmero de bits, porm com
desempenho diferenciado, medido o nmero efetivo de bits considerando o SNDR.
 62

SNDRMEDIDO 1.76
ENOB (2.5)
6.02

A.2.6 Figura de Mrito (FOM)

Para comparao entre ADCs operando em diferente velocidade e preciso, a figura de

mrito (FOM) relaciona a potncia, ENOB (nmero efetivo de bits) e mxima freqncia de
entrada e permite a sua comparao de desempenho.

Potncia
FOM (2.6)
2 ENOB.2. f IN

Onde 2. f IN a taxa Nyquist, ENOB o nmero efetivo de bits e a potncia a

consumida pelo ADC.