Expansão da memória cache em

processadores Multi-Core

Arthur Gabriel Pereira Gustavo Borges Martins Otávio Augusto Martins

Instituto de Ciências Exatas e Informática
Pontifícia Universidade Católica
PUC Minas – Campus São Gabriel
Belo Horizonte, MG
arthurgabrielpereira97@gmail.com
Instituto de Ciências Exatas e Informática
Pontifícia Universidade Católica
PUC Minas – Campus São Gabriel
Belo Horizonte, MG
gustavo.borges.m@outlook.com
Instituto de Ciências Exatas e Informática
Pontifícia Universidade Católica
PUC Minas – Campus São Gabriel
Belo Horizonte, MG
otavio-inter@hotmail.com

Resumo — No firmamento dos processadores existe um
princípio que domina sobre sua evolução, a Lei de Moore. Ela
proferiu, por décadas, os passos da indústria dos processadores,
contudo o limite físico dos materiais seria alcançado rapidamente
com o passar dos tempos não permitindo com que eles
continuassem a evoluir.
Os processadores Multi-Core assim surgem, da necessidade de
aumento de desempenho nas máquinas, à medida que as aplicações
computacionais se tornaram cada vez mais complexas. Apesar
disso, mesmo com o aumento do paralelismo de instruções e o
aumento controlado da frequência para evitar danos físicos ao
chip, as mudanças não se mostraram suficientes para a demanda
de dados e de instruções necessárias para manter um bom
desempenho, prevalecendo novamente a Lei de Moore. Com essa
contínua necessidade de desempenho computacional e mesmo com
limitações, as memórias cache vêm sendo altamente usadas e
adotadas em amplos tipos de projetos arquiteturais de
computadores, e os atuais processadores disponíveis no mercado
apontam na direção do uso de memórias cache. No entanto, não é
certo os ganhos e custos desses modelos memória cache. Assim,
nota-se a importância de estudos que abordem os variados
aspectos da expansão de memória cache em processadores com
múltiplos núcleos. Concluiu-se que a ampliação da memória cache
L1 levou a uma considerável redução no número de cache-miss em
relação à cache de dados privada. O aumento da quantidade de
cores das arquiteturas propostas em paralelo ao aumento de
processos da aplicação trouxe uma piora aos tempos de execução,
pois a taxa de erros da cache L1 privada dos núcleos se propagou
para os outros, e o compartilhamento da cache L2 entre os núcleos
também aumentou, trazendo assim mais concorrência aos
recursos presentes na memória.
A intenção desse artigo é avaliar os variados tamanhos da
memória cache L1, considerando o seu limite de crescimento em
processadores multi-core, através de benchmarks.
Keywords — Processadores Multi-Core, performance, memória
cache, multithreading.
I. INTRODUÇÃO
Os processadores multi-core surgem a partir de
microprocessadores que consistiam no aumento de frequência
de operação com um núcleo singular, onde o provável consumo
de energia excessiva do chip poderia levar a aumentos de
temperatura e um superaquecimento indesejado. Assim os
processadores com mais de um núcleo foram a forma encontrada
visando atender as necessidades e manter o aumento de
desempenho estabelecido pela Lei de Moore.
A performance nas aplicações computacionais tem sido
procurada ao longo das décadas, onde diversos procedimentos
arquiteturais são aplicados, como pipeline, superescalaridade e
multithreading, para se aproveitar do paralelismo de execução
das aplicações e assim reduzir o tempo de execução em
máquinas pessoais ou em servidores. O suporte a múltiplas
threads é uma alternativa de exploração de paralelismo, não
mais no nível de instruções mas no nível de fluxo de instruções
(threads), gerando assim, um aumento na vazão de
processamento de threads [1].
Figura 1. Representação de suporte a múltiplas threads
As memórias cache para processadores multi-core devem
acompanhar o ritmo de inovações onde os novos projetos devem
planejar o acesso a dados de múltiplas threads ao invés de
apenas uma thread como acontecia nos processadores
superescalares. Assim, para ter alta vazão de dados para os
processadores com múltiplos cores de processamento, é preciso
que a arquitetura de memória cache dê suporte ao fluxo de
dados, onde a organização da memória cache possa assegurar o
menor número de cache misses, além de um curto tempo para
leitura e escrita de dados e, em caso de falta de dados, o dever
de serem buscados e disponibilizados rapidamente, evitando
assim que os processadores enfrentem longos períodos de
latência por espera de dados [2].
O objetivo deste artigo é avaliar os variados tamanhos da
memória cache L1, realizando assim uma expansão da memória
cache, ponderando o limite de crescimento em processadores
com vários núcleos, por meio do ambiente de simulação SESC
e os benchmarks realizados, focando no miss rate e no tempo
total de execução, com o intuito de identificar a arquitetura que
mais se destaca dentre as propostas no artigo.
 O artigo está estruturado da seguinte forma. A seção II cita
trabalhos correlatos à mesma vertente temática da proposta por
este; A seção III demonstra a metodologia desenvolvida no
trabalho; Na secção IV são exibidos os resultados encontrados;
Por fim, na seção V, concluímos o trabalho com uma síntese
analítica dos resultados obtido no trabalho.
II. TRABALHOS CORRELATOS
Nesta seção discutiremos os recursos disponíveis da
comunidade científica e os trabalhos relacionados que são
diretamente voltados às pesquisas sobre arquiteturas multi-core
e o uso de memórias cache.
No trabalho desenvolvido na Universidade Federal do Rio
Grande do Sul [2], foi realizada uma pesquisa acerca da
avaliação de diferentes compartilhamentos de memória cache,
modelando e aplicando algumas cargas de trabalho sobre as
diferentes organizações, a fim de obter resultados significativos
sobre o desempenho e atuação da memória cache em
processadores multi-core.
No trabalho realizado na Universidade Federal de São
Carlos [3], avaliou-se o subsistema de virtualização de memória
e sua interação com as arquiteturas multi-core, visando
determinar o conjunto de características que maximizam o
desempenho computacional. Os resultados mostraram que o
melhor desempenho foi obtido através de utilização de
paginação aninhada, utilizando páginas grandes para o
mapeamento da memória, enquanto que o nível adicional de
memória cache não trouxe benefícios específicos à
virtualização.
No trabalho efetuado pelo Departamento de Ciência da
Computação no Instituto de Tecnologia da Informação
COMSATS (Islamabad, Paquistão) [4], foi avaliada a
performance de diferentes técnicas e algoritmos usados para
otimização da memória cache. Diferentes técnicas puderam ser
aprimoradas, como a redução da taxa de erros por conflito ao
usar um bloco de tamanho maior, maior cache e muitos
métodos de previsão. Algumas conclusões foram tomadas.
Usando um bloco maior pode-se aumentar miss penalty,
consumo de energia e reduzir hit time. Caches maiores levam a
tempos de acessos mais demorados e alto custo. Alta
associatividade produz um bom tempo de acesso mas tem baixo
tempo cíclico. “Victim Caches” reduzem miss rate a um custo
maior do que comparado a cache miss look aside. Mostraram
também que, técnicas como LR+5LF são boas para reduzir o
cache miss em uma taxa alta, comparadas à outras técnicas
como LRU, FIFO, LFU, mas são muito mais complexas que
todas essas outros métodos. E por fim, indicaram que é possível
reduzir miss penalty ao usar uma cache com pipeline, porém
isso consiste em métodos complexos.
Por fim, no trabalho desenvolvido pelo Grupo de
Processamento Paralelo e Distribuído na Universidade Federal
do Rio Grande do Sul – UFRGS [5], foi realizado um estudo
sobre o compartilhamento de caches L2 e sua importância para
o desempenho de processadores multi-core, por meio de
simulações da aplicação Ocean, com perspectivas diversas de
conjuntos de dados contíguos e o outra não contíguos.
Mostrando que o ganho máximo para o conjunto de dados
contíguos é baixo e não há ganhos para os dados não contíguos
no compartilhamento da memória cache L2.
III. METODOLOGIA
Assim como desenvolvido no último trabalho relacionado
mencionado [5], aderimos neste trabalho a técnica de simulação
para a efetuação das análises das arquiteturas propostas,
utilizando o ambiente de simulação SESC - SuperESCalar
Simulator. A justificativa para a escolha deve-se ao fato de o
simulador ser capaz de gerar estatísticas de simulação que
venham a ser consideráveis e importantes para o desenvolver
deste trabalho, como por exemplo, cache miss e tempo de
execução. Criado e desenvolvido na Universidade da Califórnia,
por um grupo de estudantes da UIUC(Universidade de Illinois)
e nas Universidades de Rochester, Carolina do Norte, no
Instituto de Tecnologia da Geórgia e da Universidade de Cornell
[6], é um simulador de sistema completamente determinístico,
que simula a arquitetura MIPS single-core, multi-core e many-
core. Além disso, é possível modelar um pipeline superescalar
fora de ordem com predição de desvio, memórias cache,
barramentos e outros componentes.
A carga de trabalho utilizada foi o Water-Spatial (muito
semelhante ao Ocean.mips), que impõe uma estrutura de dados
espaciais 3-D no domínio cúbico, resultando em um gradiente
de caixas 3-D [7]. Cada “caixa” da carga contém uma lista
vinculada das moléculas atualmente naquela caixa (no tempo-
passo atual). Encontra-se disponível no conjunto de benchmarks
“SPLASH-2”, desenvolvido pela Universidade de Stanford,
junto de outros oito pacotes de aplicações e quatro kernels [8].
As Arquiteturas a serem trabalhadas.
As arquiteturas “modeladas” para o desenvolvimento da
análise, consistem em cores MIPS superescalares que admitem
o despacho e terminação fora de ordem, além de possuírem
suporte à predição de envios, operando em uma frequência
padrão de 5GHz. Essas arquiteturas são representadas como
processadores onde há uma memória cache L2, conectada a
blocos (cores), compostos por uma de memória cache L1 de
dados e uma de instruções, conectadas à CPU. A seguir, a
Figura 1 representa a arquitetura proposta, enquanto as Tabelas
apresentadas descrevem as organizações dos três diferentes
processadores e suas respectivas configurações.
Figura 2. Exemplo de uma arquitetura das organizações conceptuais.
 Cada processador em propositura são compostos
inicialmente por duas caches L1 privadas, de Dados e de
Instruções, de 32kB, e uma cache L2 compartilhada de 1MB. O
objetivo inicial é expandir a cache L1 de 32kB para 64kB, e por
fim para 128kB (não haverá expansão na cache L2), registrando
o miss rate para cada expansão realizada. Por fim, apresentar o
tempo de execução, em segundos, das aplicações para cada uma
das arquiteturas simuladas.
os variados tamanhos testados. Percebe-se que para a memória
cache L1 de dados que apresentava a maior taxa de erros (cache
miss), foi visível que a expansão causou uma redução
significativa de cache miss, enquanto para a cache L1 de
instruções o impacto não foi muito relevante, pois já havia uma
quantidade baixa de erro da cache.

TABELA I
ORGANIZAÇÃO DO PROCESSADOR A

Processador Dual-Core 2 núcleos, MIPS

Cache L1(Dados) 32kB, 64kB, 128kB
Cache L1(Instruções) 32kB, 64kB, 128kB
Cache L2 1 MB
Conjunto Associativo 8-way
Protocolo de Substituição de Blocos LRU
Protocolo de coerência de dados MESI

Figura 3. Processador A - Cache miss x Tamanho da cache

TABELA II
ORGANIZAÇÃO DO PROCESSADOR B
A Figura 4 apresenta o miss-rate do Processador B,
Processador Quad-Core 4 núcleos, MIPS especificado na Tabela II. Sobre os diferentes tamanhos
Cache L1(Dados) 32kB, 64kB, 128kB testados, sendo só considerado a memória cache L1 de dados
pois a quantidade baixa de cache miss da cache L1 de instrução
Cache L1(Instruções) 32kB, 64kB, 128kB
se torna praticamente nulo, foi observado que a expansão da
Cache L2 1 MB memória também traz um impacto positivo em consideração aos
Conjunto Associativo 8-way de menor tamanho.
Protocolo de Substituição de Blocos LRU
Protocolo de coerência de dados MESI

TABELA III
ORGANIZAÇÃO DO PROCESSADOR C

Processador Octa-Core 8 núcleos, MIPS

Cache L1(Dados) 32kB, 64kB, 128kB
Cache L1(Instruções) 32kB, 64kB, 128kB
Cache L2 1 MB
Conjunto Associativo 8-way
Protocolo de Substituição de Blocos LRU
Protocolo de coerência de dados MESI
Figura 4. Processador B - Cache miss x Tamanho da cache

IV. RESULTADOS A Figura 5 apresenta o miss-rate do Processador C,

Com as simulações executadas, se tornou possível a
comparação e análises conclusivas mediante ao aumento ou
atenuação de performance, associando a taxa de erros e o tempo
de execução para cada expansão da memória cache L1 realizada.
Em posse de dos registros gerados pelas simulações,
apresentamos a seguir gráficos comparativos de alguns dados
importantes para nosso trabalho. A Figura 3 apresenta o
miss-rate do Processador A, especificado na Tabela I, mediante
especificado na Tabela III, sobre os diferentes tamanhos
testados considerando que a memória cache L1 de dados,
apresentando que o impacto do aumento do tamanho da cache
também diminui a taxa de erros mais não ao mesmo nível do
Processador #01 isso se deve ao fato do aumento de núcleos
compartilhados pelo memória cache L2 ser maior e a aplicação
não possuir alto nível de paralelismo pois a taxa de erros da
cache L1 se propaga entre todos os núcleos. A partir de 128KB
a taxa de erros começa a estabilizar pois não adianta somente o
aumento de cache e núcleos se não á aumento de paralelismo de
instruções, mesmo com o aumento da cache a quantidade de
recursos que precisam ser alocados se mostra insuficientes.
Figura 5. Processador C - Cache miss x Tamanho da cache
Por fim, a Figura 6 apresenta o tempo de execução da carga
de trabalho nas arquiteturas propostas, podendo ser observado
que a expansão da cache L1 reduz o tempo total de execução em
comparação aos tamanhos menores, mas o aumento de núcleos
degenerou o sistema, pois o cache miss se propagou dentre todos
os cores.
Figura 6. Tempo de execução da tarefa em segundos
V. CONCLUSÃO
A expansão do tamanho da memória cache L1, trouxe uma
redução de cache miss expressivo para memória cache de dados
privada. Como o cache miss de instruções já era baixo, o
aumento não trouxe tanta relevância nos testes realizados, e a
contração se deve ao fato da redução de conflitos, ou seja,
múltiplas linhas com acesso ao mesmo conjunto da cache, e a
falta de capacidade, onde a cache não pode armazenar todas as
linhas acessadas pelo programa. A elevação do número de cores
associado ao aumento de processos degradou o sistema, pois a
taxa de cache miss se manteve dentre todos os núcleos, ademais
a memória cache L2 é compartilhada dentre todos os
processadores, ou melhor dizendo, o aumento de conflito gerado
por esses núcleos tem o desempenho afetado negativamente.
Ponderando as análises, os testes realizados com cache acima de
128kB não mostraram um ganho significativo, se mantiveram
constantes quanto à redução de cache miss, mas não quanto ao
tempo de execução. As arquiteturas que mostraram melhor
desempenho em relação ao tempo de execução foram as que
tinham o tamanho de cache de dados e instruções de 128kB, isso
significa que a expansão da memória cache L1 traz benefícios
ao projeto do processador, ressaltando o fato de haver limites
físicos e financeiros para o seu aumento.
Como trabalho futuro, poderia ser analisado e comparado o
desempenho e o cache miss de processadores com outras
arquiteturas mais complexas, como SPARC, ARM, PowerPC,
também realizando expansão de suas memórias cache.
REFERENCES
[1] UNGERER, T.; ROBIC, B.; SILC, J. Multithreading Processors. British
Computer Society, [S.I], v.45, n.3, p.320-348, 2002
[2] Marco A. Alves, UFRS, “Avaliação do Campartilhamento das Memórias
Cache no Desempenho de Arquiteturas Multi-Core”
[3] Diego P. Vivencio, UFSC, “Estudos de Técnicas de Virtualização de
Memória em Arquiteturas Multi-Core”
[4] J. S. Yadav, M. Yadav, and A. Jain, “CACHE MEMORY
OPTIMIZATION,” International Conferences of Scientific Research and
Education, vol. 1, no. 6, pp. 1–7, 2013.
[5] Marco A., Henrique C., Flávio R., Philippe O., “Influência do
Compartilhamento de Cache L2 em um Chip Multiprocessado sob Cargas
de Trabalho com Conjuntos de Dados Contínguos e Não Contíguos.”
[6] Pablo M. Ortego. Paul S. Marco A “SESC: SuperESCalar Simulator”.
[7] Water-Spatial Read-me Description, aceeso diponível em
courses.cs.washington.edu/courses/cse548/06wi/files/benchmarks/REA
DME.water-spatial.
[8] SPLASH-2, acesso diponível em www.capsl.udel.edu.