Capítulo 5

Flip-flops
e
Dispositivos Relacionados

Livro: Sistemas Digitais – princípios e aplicações – 11ª Ed.

Ronald J. Tocci/ Neal S. Widmer/Gregory L. Moss

1
 Introdução
• Diagrama de blocos de um sistema geral digital que reúne portas lógicas
combinacionais com dispositivos de memória.

Sistema digital

2
• O elemento de memória mais importante é o flip-flop (FF), composto por um
conjunto de portas lógicas.

Símbolo geral para um flip-flop

O flip-flop é conhecido por outros nomes, incluindo latch e multivibrador biestável.

3
 5.1-Latch com Portas NAND
O latch de porta NAND ou simplesmente latch é um FF básico.
• Duas portas NAND retroalimentadas podem ser usadas como um latch com portas
NAND - saídas Q e Q .
• Entradas são ativas em nível BAIXO.
• Saídas mudarão quando as entradas forem pulsadas para BAIXO
• Entradas são SET (S) e RESET (R) ou CLEAR (C) :
– Quando o latch é setado: Q = 1 e Q = 0
– Quando o latch é limpo ou resetado: Q = 0 e Q = 1

1 1 S Latch com Portas NAND

1 ↙Q
S R Q
0 1 1 Q0
0 1 1
1 0 0
0 0 0 Inválida*
R
1 * Produz Q = Q = 1
Q0  Não muda
sinal ativo → nível BAIXO Q0  é o nível de saída anterior
 As entradas S e R são normalmente mantidas em nível ALTO.
Pulso BAIXO
Para fazer Q = 1 basta colocar um pulso BAIXO na entrada S.

ativa em BAIXO
Começa analisar
pelo sinal ativo

Para fazer Q = 0 basta colocar um pulso BAIXO na entrada R.

Começa analisar
pelo sinal ativo
S=R=1 estado normal de repouso  mantém o estado anterior Q0
 Tabela-verdade
Latch com Portas NAND

S R Q
1 1 Q0 (não muda)
0 1 1
1 0 0
0 0 Inválida*

* Produz Q = Q = 1 ou
Q0  estado anterior

S=R=1 estado normal de repouso  mantém

o estado anterior Q0

Representação equivalente de
um latch com Portas NAND

6
 Q
ativa em BAIXO ↓ Tabela-verdade
↘
Latch com Portas NAND

S R Q
1 1 Q0
0 1 1
1 0 0
0 0 Inválida*

(a) Representação Latch com Portas NAND

(b) Símbolo simplificado
equivalente de um latch com latch com portas NAND S R Q
Portas NAND 0 1 1
1 1 1
1 0 0
1 1 0
0 0 1*
* Produz Q = Q = 1
Q0  é o nível de saída anterior
S = R = 1 estado normal de repouso  mantém o estado anterior Q0

7
 5.2- Latch com Portas NOR

• Duas portas NOR retroalimentadas podem ser usadas como um latch com portas
NOR – saídas Q e Q .
• As entradas SET e RESET são ativas em nível ALTO.
• A saída Q vai mudar quando uma das entradas tiver um pulso nível ALTO.

Símbolo simplificado
ativa em ALTO Latch com portas NOR
S 1 ↘ ↓ saída normal
0
 Q

0
1
R 0 Q
0 Símbolo
saída normal
S = R = 0 estado normal de repouso  mantém o
sinal ativo → nível ALTO estado anterior Q0
Q0  é o nível de saída anterior
Q0  estado anterior 7
 As entradas S e R são normalmente mantidas em nível BAIXO.
Para fazer Q = 1 basta colocar um pulso ALTO na entrada S. Pulso ALTO
Para fazer Q = 0 basta colocar um pulso ALTO na entrada R.

saída normal

Símbolo simplificado
Latch com portas NOR

sinal ativo em nível ALTO

S = R = 0 estado normal de repouso  mantém o estado anterior Q0

Q0  estado anterior
9
 pulso ALTO
Latch com Portas NOR 
Começa analisar pelo sinal ativo
Tabela-verdade
Latch com Portas NOR

Q S R Q
0 0 Q0
1 0 1
Q 0 1 0
0 1 1 Inválida*
* Produz Q = Q = 0
Q0 é o estado anterior

0 Latch com Portas NOR

S R Q
1 0 1
0 0 1
0 1 0
Q 0 0 0
1 1 0*
Começa analisar pelo sinal ativo * Produz Q = Q = 0
sinal ativo → nível ALTO S=R=0 estado normal de repouso  mantém o estado
anterior Q0
10
 Trepidação de contato (contact bounce) - pag. 179

Chaves mecânicas geram trepidação de contato (contact bouce). Veja Figura 5.9(a).

A ação de mover a chave do contato da posição 1 para o contato da posição 2 gera

várias transições na tensão de saída, ocorre a trepidação de contato antes do repouso
do contato móvel sobre o contato 2.

Figura 5.9 (a) a trepidação de um contato mecânico gera múltiplas transições na

tensão.

11
Latch NAND usado para eliminar as trepidação de contato - pag. 179

Exemplo 5.2 - Descreva o funcionamento do circuito da Figura 5.9(b)

Latch com Portas NAND

S R Q
1 1 Q0
0 1 1
1 0 0
0 0 Inválida
Q0  Não muda

S=R=1 estado normal de repouso  mantém o estado anterior Q0

Figura 5.9 (b) latch NAND usado para eliminar as múltiplas transições na tensão.

12
 Problema 5.4
Modifique o circuito mostrado na Figura 5.9 (Exemplo 5.2) para usar um latch com
portas NOR.

Solução

latch com portas NOR

Latch com Portas NOR
S R Q
0 0 Q0
1 0 1
0 1 0
fonte 1 1 Inválida
R

Q0  é o nível de saída anterior

S=R=0 estado normal de repouso  mantém o estado anterior Q0

13
 Exemplo 5.4 – pag. 182
A Figura 5.12 mostra um circuito simples que pode ser usado para detectar a
interrupção de um feixe de luz. A luz é focalizada em um fototransistor conectado em
uma configuração emissor comum para operar como chave. Considere que o latch
tenha sido levado antes para o estado 0 (BAIXO) ao abrir SW1 momentaneamente e
descreva o que acontece se o feixe de luz for interrompido por um momento.

Na presença de luz fototransistor saturado → vo≈ 0 V → S = 0

Latch com Portas NOR
S R Q
Latch com portas NOR
0 0 Q0
luz 1 0 1
0 1 0
1 1 Inválida
Q0  Não muda

↖ chave normalmente fechada→R = 0

Fototransistor
Push button
Figura 5.12 - Circuito que detecta a interrupção de um feixe de luz

Mesmo que a entrada em S volte a ser zero, ou seja fototransistor saturado , vo = 0 V, Q

mantém ALTO, porque temos S = R = 0.
O alarme será desativo quando a chave SW1 for aberta momentaneamente → R = 1→Q= 0 .
 Na presença de luz fototransistor saturado → vo≈ 0 V → S = 0

Latch com Portas NOR

S R Q
Latch com portas NOR Q0
0 0
luz 1 0 1
0 1 0
1 1 Inválida

Q0  Não muda
↖ chave normalmente fechada→R = 0
Fototransistor
Push button

Na presença de luz o fototransistor fica saturado:

S=0
S = R = 0 → mantém Q = 0 , se Q = 0
Na ausência de luz o fototransistor entra em corte :
S = 1 → Q =1
S=1eR=0→Q=1
Mesmo que a entrada em S volte a ser zero, ou seja fototransistor saturado , vo = 0 V, Q
mantém ALTO, porque temos S = R = 0, mantém Q = 1, se Q = 1.
O alarme será desativo quando a chave SW1 for aberta momentaneamente → R = 1→Q= 0 .
15
 Problema 5.5
Modifique o circuito mostrado na Figura 5.12 para usar um latch com portas NAND.
Solução
latch tenha sido levado antes para o estado BAIXO ao abrir SW1 momentaneamente
Solução
Na presença de luz o fototransistor fica saturado
Latch Portas NAND
fototransistor saturado → vo≈ 5 V → S = 1 → Q = 0 S R Q
1 1 Q0
0 1 1
Na ausência de luz o fototransistor fica cortado 1 0 0
0 0 Inválida
fototransistor cortado → vo≈ 0 V → S = 0 → Q = 1
Q0 = Qa  Não muda

+5V S=R=1 estado normal de

luz
Fototransistor
repouso  mantém o estado
anterior Q0
+
R i
vo
-
+5V Q Alarme
S

R Q
R Latch Portas NAND

Figura 5.12
chave normalmente fechada → R=1 16
Veja outro circuito
latch tenha sido levado antes para o estado BAIXO ao abrir SW1 momentaneamente

Na presença de luz o fototransistor fica saturado

fototransistor saturado → vo≈ 0 V → inversor → S = 1 → Q = 0

Na ausência de luz o fototransistor fica cortado

fototransistor cortado → vo≈ 5 V → inversor → S = 0 → Q = 1 Solução
Latch Portas NAND
S R Q
1 1 Q0
0 1 1
1 0 0
0 0 Inválida
+ Q0 = Qa  Não muda
vo
-
R

chave normalmente aberta → R= 1

S=R=1 estado normal de repouso  mantém o estado anterior Q0

17
 5.9- Latch D (Latch Transparente) - pag. 194 Latch D
EN D Q
Latch D
0 X Q0 (Não muda )
1 0 0
D 1 1 1
D
D D
1 Latch D
EN D Q
1 1 0 X Q0
1 D D
entrada de controle
1
D D símbolo do Latch D
D

Latch NAND Latch Portas NAND

S R Q
1 1 Q0
0 1 1
1 0 0
0 0 Inválida
Q0  Não muda

S=R=1 estado normal de repouso  mantém o estado anterior Q0 18

5.4- Pulsos Digitais - pag. 184

Um pulso positivo tem um nível ativo ALTO.

pulso ALTO

Borda de subida Borda de descida

tr →tempo de subida tf →tempo de descida

Um pulso negativo tem um nível ativo BAIXO.

pulso BAIXO

19
Em circuitos reais, leva tempo para uma onda de pulso mudar de um nível para
outro.
tempo de subida (tr) → tempo que a amplitude leva para aumentar de 10% a 90% de
seu valor final em uma transição de BAIXO para ALTO em pulso positivo
tempo de descida (tf) → tempo que a amplitude leva para cair de 90% a 10% de seu
valor máximo em uma transição de ALTO para BAIXO em um pulso positivo

Tempo de subida → tr  t2  t1 Tempo de descida → t f  t4  t3

Vf ......................
0,9Vf .
.
. .
0,1Vf . . . .
t1 t2 t3 t4

tr tf ↖
↗
tr → tempo que a amplitude leva tf → tempo que a amplitude leva
para aumentar de 10% a 90% de seu para cair de 90% a 10% de seu
valor final valor máximo.
20
Um pulso também tem duração (largura) (tw).

Largura - tw

tw → tempo entre os pontos em que as bordas de

subida e descida estão a 50% do nível ALTO de tensão.

21
 5.5- Sinais de Clock e Flip-Flops com Clock

O sinal de clock é um trem de pulsos retangulares ou uma onda quadrada.

Transição positiva (borda de subida): pulso do clock vai de 0 a 1.
Transição negativa (borda de descida): pulso do clock vai de 1 a 0.

Transições também são

chamadas de bordas.

22
Sistemas assíncronos e síncronos

Os sistemas digitais podem operar tanto de forma assíncrona como

síncrona.

• Sistema Assíncrono - as saídas podem alterar de estado a qualquer

momento que a entrada mude.

• Sistema Síncrono - as saídas podem alterar de estado apenas em um

momento específico no ciclo do clock.

23
Flip-flops com clock - pag. 186
FFs com clock mudam de estado em uma das transições do sinal de clock.
As entradas de clock são denominadas por CLK, CK, ou CP.
Na maioria dos FFs com clock a entrada CLK é disparada na transição do clock; isso é
indicado, no símbolo do FF, por um pequeno triângulo na entrada de CLK.
Isso diferencia os FFs com clock dos latches que são disparados por níveis.

um triângulo na entrada de CLK indica um círculo e um triângulo na

que a entrada é ativada por transição entrada de CLK indica que a entrada
de subida. é ativada por transição de descida.

24
 Tempos de setup (preparação) e de hold (manutenção) - pag. 186
• Tempo de setup ( tS ) é o tempo mínimo que o dado deve ser colocado na
entrada antes da transição ativa do CLK.
• Tempo de hold ( tH ) - é o tempo mínimo que o dado deve ser mantido na
entrada após a transição ativa do CLK.

Dado é colocado no mínimo tS Dado pode ser retirado após tH da

antes da transição ativa do clock. transição do clock.

( 5 ns  tS  50 ns ) ( 0 ns  tH  10 ns )
tS e tH são medidos entre os instantes em que as transições estão a 50% do nível ALTO de tensão.
Obs:- Quando tH = 0 significa que os FFs não necessitam de tempo de hold, ou seja, o dado de
entrada pode ser retirado em cima da borda do clock.
25
 5.6- Flip-Flop S-R com Clock - pag. 187

Flip-Flop S-R com clock disparado pela borda de subida de um sinal do clock.

Set
S
CLK

R
Reset

As entradas S e R são ativas ALTA (não tem círculo nos pinos de entrada)

As entradas S e R controlam o estado do FF, mas ele não responde a estas entradas até
a ocorrência da transição de subida do sinal do clock.

26
Formas de ondas da operação de um Flip-Flop SR com clock disparado pela borda de
subida do pulso de clock.
Tempo de setup (tS) Tempo de hold (tH)
S R CLK Q Q
0 1 X 0 1
0 0  0 1 mantém o estado
1 0  1 0
0 0  1 0 mantém o estado
1 1  Ambíguo

tS → é o tempo mínimo que o

dado deve ser colocado na
entrada antes da transição ativa
do CLK.
tH → é o tempo mínimo que o
dado deve ser mantido na
entrada após a transição ativa do
CLK. 27
 Flip-Flop S-R com clock disparado pela borda de descida de um sinal do clock.

tem círculo
e triângulo

As entradas S e R são ativas ALTA (não tem círculo nos pinos de entrada)

Tanto os FFs disparados por transição de subida quanto os de descida são usados em
sistemas digitais.

28
 5.7-Flip-Flop J-K com Clock - pag. 190
• Muito mais versátil do que o flip-flop SR, já que não tem estado ambíguo.
• Tem a capacidade de fazer tudo o que o FF SR faz, além de operar em modo de
comutação.

CLK é ativado por ↗

borda de subida
↑
Modo de comutação

As entradas J e K são ativas

ALTA (nos pinos de entrada não
tem círculo)

Tempo de setup (tS) Tempo de hold (tH) 29

 Flip-flop JK com clock disparado por borda de descida do clock.
CLK é ativado por
borda de descida

Flip-flop tipo T (Toggle – modo de comutação)

O FF T sempre muda para o estado lógico oposto no instante da transição ativa do
clock.

FF JK no modo de comutação (toggle mode)

2TCLK
+5V J = K= 1
↙ ↙ ↙ ↙
J CLK
Q
Q
CLK CLK
↗ TQ
K Q 1 2
 f CLK
TQ = 2 TCLK → f
Q fCLK → f Q  2
30
Exemplo:
CLK é ativado por
borda de subida

31
Problema 5.11- Aplique as formas de onda J, K e CLK. Determine a forma de onda da
saída Q.
CLK é ativado por
borda de descida

Figura 5.24
Considere inicialmente Q = 1

Figura 5.23

32
Problema 5.12 – (a) Mostre como um FF J-K pode operar como um FF T. Desenhe a
forma de onda na saída Q para um sinal de clock aplicado . Se a frequência do sinal
de clock for de 10 kHz , determine a frequência da saída Q.

+5V

J Q
CLK é ativado por
borda de subida CLK CLK

K Q

CLK

Q
TQ  2TCLK

f CLK 10kHz
fQ    5kHz
2 2
33
(b) Conecte a saída Q desse FF à entrada de clock de um segundo FF JK que também
opera como um FF T. Desenhe as formas de ondas e determine a frequência do sinal de
saída do segundo FF.

+5V +5V

2TCLK
J Q1 J Q Q2
Q
CLK
CLK CLK CLK
Q1
Q Q
K K
Q2
TQ1

TQ2 = 2TQ1

TQ1  2TCLK
f CLK
f Q1 
2

f Q1 f CLK 2 f CLK 10kHz

fQ 2      2,5kHz
2 2 4 4
34
Problema 5.13- As formas de onda da Fig. 5.81 são aplicadas em dois FF diferentes:

(a) QFFJK↑ e (b) QFFJK↓

Desenhe a forma de onda da saída Q para cada FF. Considere inicialmente Q=0.
Considere tH = 0 .
Obs:- Quando tH = 0 significa que os FFs não necessitam de tempo de hold.

J Q J K CLK Q
J Q
0 0 ↓ Qo
CLK
CLK
0 1 ↓ 0
1 0 ↓ 1
K Q 1 1 ↓ Qo
K Q

tS → é o tempo mínimo que o dado deve ser colocado na entrada antes da

transição ativa do CLK.
tH → é o tempo mínimo que o dado deve ser mantido na entrada após a
transição ativa do CLK.

35
Solução:
Qinicial = 0 1 2 3 4 5 6

CLK

K
Qinicial = 0

(a) QFF

(b) QFF

Fig. 5.81 Quando tH = 0 significa que os FFs não necessitam de tempo de hold.
36
(a) Solução

1 2 3 4 5 6

CLK

(a) QFF

(b) QFF

37
5.8- Flip-Flop D com Clock - pag. 192

Flip-flop D acionado em transições positivas do clock

D CLK Q Q
0  0 1
1  1 0

tS tH
tS tS → é o tempo mínimo que o
tS tH dado deve ser colocado na
entrada antes da transição ativa
do CLK. ( 5 ns  tS  50 ns )

tH → é o tempo mínimo que o

dado deve ser mantido na
entrada após a transição ativa do
CLK. ( 0 ns  tH  10 ns )

Tempo de setup ( tS ) Tempo de hold ( tH )

38
 Implementação de um flip-flop D

Um FF D pode ser implementado com um FF J-K ligando a entrada J à K, através de

um INVERSOR.

Flip-flop D disparado por borda positiva implementado a partir de um flip-flop J-K.

O mesmo pode ser feito para converter um flip-flop S-R para um flip-flop D.
O FF D é útil para transferência de dados em paralelo.

39
Transferência de dados em paralelo - pag. 193

Esse é um exemplo de transferência paralela de dados binários, os três bits X, Y e Z

são transferidos simultaneamente para os FFs Q1, Q2 e Q3 para armazenamento.
Utilizando FFs D, os atuais níveis de X, Y e Z serão transferidos para Q1, Q2 e Q3,
mediante a aplicação de um pulso TRANSFERÊNCIA às entradas CLK comuns.

D CLK Q Q
0  0 1
1  1 0

40
Problema 5.14- Um FF D algumas vezes é usado para atrasar uma forma de onda
binária, de modo que a informação binária aparece na saída um certo tempo depois de
aparecer na entrada D. (a) Determine a forma de onda de saída Q mostrada na Fig.
5.82 e compare com a entrada. Observe que o atraso de tempo em relação à entrada
é de um período de tempo. (b) Como pode ser obtido um atraso de tempo
correspondente de dois períodos do clock?

tH = 0
D Q Q
Quando tH = 0 significa que os FFs não necessitam de tempo de hold.
tH → é o tempo mínimo que o dado deve ser mantido na
CLK entrada após a transição ativa do CLK. ( 0 ns  tH  10 ns )
Q
41
 D D Q Q
1 2 3 4 5 6 7
CLK CLK
Q

Q tH = 0

Quando tH = 0 significa que os FFs não necessitam de tempo de hold.

Q responde ao valor da entrada D, presente antes da transição ativa do CLK

42
(a) Solução

D0
CLK

Q 0

Atraso de tempo de Q em relação à entrada D é de um período de clock

Quando tH = 0 significa que os FFs não necessitam de tempo de hold.

43
(b) D D Q1 D Q2

CLK CLK

Q Q

CLK

D
1 2 3 4 5 6 7
CLK

Q1

Q2
44
(b) Solução
D D Q1 D Q2

CLK CLK

Q Q

CLK

D .0
CLK

Q1 0.

Q2 0.

Atraso de tempo de Q2 em relação à entrada é de dois períodos de clock

Problemas : 5.15 , 5.16 - fazer

45
5.10- Entradas Assíncronas – entradas de sobreposição pag. 196
• Entradas que dependem do relógio são síncronas.
• A maioria dos FFs com clock tem entradas assíncronas que operam
independentemente das entradas síncronas e da entrada de clock. As entradas
assíncronas são entradas de sobreposição.
• Os nomes PRESET e CLEAR são usados para as entradas assíncronas.
• As entradas assíncronas ativas em nível BAIXO terão uma barra sobre os rótulos e
círculos de inversão.
• Entradas assíncronas não usadas devem ser colocadas no seu estado inativo.

Flip-flop J-K com clock com entradas assíncronas.

↑ ↑ ↑
Designações das entradas assíncronas
As designações mais comuns são: estado inativo do PRE e CLR → 1

• PRE (PRESET) e CLR (CLEAR).

• SD (SET direto) e RD (RESET direto) também são utilizados. 46
Exemplo 5.9 – Determine a resposta da saída Q às formas de onda mostradas na
Fig. 5.32(a). Considere inicialmente Q = 1

↗
↖

← Fig. 5.32(a)
←
As entradas assíncronas são entradas
de sobreposição.
Problema 5.20 e 5.21
47
Problema 5.20- Determine a forma de onda da saída Q do FF, mostrado na Fig. 5.85.
Considere inicialmente Q = 0.
J K CLK Q
0 0 ↓ Qo
Qinicial = 0 0 1 ↓ 0
1 0 ↓ 1
J=K=1 1 1 ↓ Qo

estado inativo do PRE e CLR → 1

Fig. 5.85
As entradas assíncronas são entradas
de sobreposição.

J K CLK PRE CLR Q

CLK     0 0  1 1 Qo
0 1  1 1 0
1 0  1 1 1
CLR
1 1  1 1 Qo
x x x 1 0 0
PRE x x x 0 1 1

Q
Qo
48
Problema 5.20-

Solução:

Entradas assíncronas não usadas devem ser colocadas no seu estado inativo.
Apenas uma entrada assíncrona deve ser ativada de cada vez.

49
Problema 5.21- Aplique as formas de onda CLK, PRE e CLR, mostradas na Fig. 5.32, em
um FF D. Determine a forma de onda da saída Q.

PRE D CLK PRE CLR Q

D =1 1 D Q
0  1 1 0
Qinicial = 0 1  1 1 1
CLK x x 1 0 0
Q
CLR x x 0 1 1

Solução:
1 2 3 4 5
CLK

PRE

Fig. 5.32
CLR

Q
50
Problema 5.21
Solução:

PRE
1 D Q

CLK
Q
CLR

51
5.11- Considerações sobre Temporização em Flip-Flops – pag. 198

Principais parâmetros designados pelos fabricantes de CIs:

tS → tempo de setup (preparação) e tH → tempo de hold (manutenção )

tS - é o tempo mínimo que o dado deve ser mantido estável antes da transição ativa do
sinal de clock ( 5 ns  tS  50 ns )
tH - é o tempo mínimo que o dado deve ser mantido estável após da transição ativa do
sinal de clock ( 0 ns  tH  10 ns )

Antes do CLK Após CLK

( 5 ns  tS  50 ns ) ( 0 ns  tH  10 ns )
tS e tH são medidos entre os instantes em que as transições estão em 50 por cento.
Obs:- Quando tH = 0 significa que os FFs não necessitam de tempo de hold, ou seja, o dado
de entrada pode ser retirado em cima da borda do clock.
tP → tempo de atraso de propagação t PLH  t PHL
tP 
2
Tempo de atraso de propagação (tPLH e tPHL) - Sempre que um sinal muda de estado na
saída, existe um atraso de tempo a partir do instante em que o sinal na entrada é
aplicado até o instante em que a saída comuta de estado.
Esses atrasos são medidos entre os pontos de 50% da amplitude das formas de onda de
entrada e saída.

CLK

saída saída

t PLH  t PHL t PLH  t PHL

Figura 5.33- Atraso de propagação nos FFs tP 
2
53
Frequência máxima do clock (fMÁX) – é a maior frequência que pode ser aplicada na
entrada de clock de um FF que mantém um disparo confiável.

Tempos de duração do pulso de clock nos níveis ALTO e BAIXO - ALTO [tW (H)] e BAIXO [tW
(L)] - tempo mínimo de duração entre as mudanças ALTO e BAIXO , ver Fig. (a)

Fig. (a) Fig. (b)

Largura de pulsos assíncronos ativos [tW (L)] - largura mínima de duração que a entrada
PRESET ou CLEAR tem de ser mantida no estado ativo. Fig. (b) mostra o tempo tW (L)
para uma entrada assíncrona ativa em nível BAIXO.

Tempo de transição do clock – para garantir um disparo confiável, os tempos de

transição da forma de onda do clock (tempos de subida (tr) e descida (tf)) devem ser
mantidos muito pequenos, menos de 50 ns para dispositivos TTL e menor que 200 ns
para dispositivos CMOS.
54
Valores de tempo para FFs retirados dos manuais do fabricante.
Todos os valores listados são mínimos, exceto atrasos de propagação, que são valores
máximos.

55
 5.12- Problemas Potenciais de Temporização em Circuitos com FFs - pag. 201
Quando a saída de um FF é conectada à entrada de outro FF e ambos são acionados
pelo mesmo relógio, existe um potencial problema de temporização. Como Q1 muda
de estado na descida do clock, a entrada J2 mudará de estado nesta mesma descida.
Isso pode levar a uma resposta imprevisível de Q2. Para isso não ocorrer deve-se ter tP
de Q1 maior que tH de Q2 . FFs de borda mais recentes tem 0 ≤ tH ≤ 5 ns , sendo que a
maioria tem tH = 0.
tH (tempo de hold)- é o Q1 J2
tempo mínimo que o dado, Q2
na entrada, deve ser
mantido estável após a
transição ativa do sinal de
clock. t PLH  t PHL
tP 
tp – tempo de atraso de 2
propagação (tPLH e tPHL) - Q1
existe um atraso de tempo a (J2) tP Q1  tHQ2 tH ≈ 0
partir do instante em que o
sinal na entrada é aplicado Q2
até o instante em que a
saída comuta de estado.
tPQ2

Q2 vai responder adequadamente ao nível aplicado na entrada J2 , anterior à borda de

descida de CLK, desde que tP Q1  tH Q2 56
5.14- Sincronização de Flip-Flops - pag. 202

• A maioria dos sistemas são síncronos, portanto a maioria dos sinais muda de estado
em sincronismo com as transições ativas do clock.
• Operações síncronas e assíncronas muitas vezes são combinadas, frequentemente por
meio de entradas realizadas pelos operadores humanos.
• A natureza aleatória das entradas assíncronas podem resultar em resultados
imprevisíveis.

Exemplo 5.12

O sinal assíncrono A pode produzir pulsos parciais em X.

Figura 5.37
57
 Flip –Flop D é usado para sincronizar os efeitos da entrada A assíncrona.

Flip-flop D de borda sincroniza a habilitação da porta AND com a borda de descidas

do clock.

CLOCK

Figura 5.38

Figura 5.37
Figura 5.38

Existe um problema neste circuito – como o sinal A pode chegar ao nível ALTO a
qualquer momento, ele pode violar os parâmetros de tempo de setup do flip-flop (tS).
58
 Problema 5.25
Modifique o circuito
mostrado na Figura 5.38
para usar um FF J-K.
Figura 5.38

59
 5.15 - Detectando uma sequência de entrada – pag. 204
Em muitas situações, a saída é ativada somente quando as entradas são ativadas em
uma determinada sequência. Isso não pode ser realizado usando apenas lógica
combinacional, é necessário usar a característica de armazenamento de FFs.

Flip-flop D com clock usado para responder a uma determinada sequência de entradas

Figura 5.39
Para funcionar corretamente, A deve ser ALTO, antes de B, por pelo menos um
intervalo de tempo igual ao tempo de setup ( tS ) do FF.

60
 Problema 5.26

No circuito mostrado na Figura 5.86, as entradas A, B e C estão inicialmente em nível

BAIXO. Supõe-se que a saída Y vá para o nível ALTO apenas quando A, B e C forem
para o nível ALTO em uma determinada sequência.
(a) Determine a sequência que faz com que Y vá para o nível ALTO.
(b) Explique a necessidade do pulso INÍCIO.
(c) Modifique esse circuito, de modo a usar FFs D.

61
Problema 5.26

Resposta: Detectando uma sequência de entrada

(a) supondo tp = 0
tp → tempo de atraso de propagação (b) fazer

(c) fazer
A
B
X sequência de entradas:
1º o sinal A vai a nível ALTO
C 2º o sinal B vai a nível ALTO
3º o sinal C vai a nível ALTO
Y
62
5.16 – Armazenamento e Transferência de Dados – pag. 204

• FFs são comumente usados para armazenamento e transferência de dados

binários ou de informações.
• Registradores são grupos de FFs usados para armazenamento.
• Transferências de dados ocorrem quando os dados são movidos entre
registradores ou FFs.
• Transferências síncronas ocorrem na borda de subida ou de descida do clock.
• Transferências assíncronas são controladas pelas entradas PRE e CLR.

63
 Transferência síncrona de dados
Entradas CLK são usados para executar a transferência.

Figura 5.40- Operação de transferência síncrona de dados realizada por diversos tipos de FFs com clock.

Transferência assíncrona de dados

Entradas PRE e CLR são usados para executar a transferência.

Problema 5.27

Figura 5.41- Operação de transferência assíncrona de dados 64

Transferência paralela de Dados - pag. 205

• A transferência simultânea de dados de

um registrador para outro é denominada
paralela.
• A transferência paralela não altera o
conteúdo do registrador fonte.

Figura 5.42
65
5.17- Transferência Serial de Dados: Registradores de Deslocamento – pag. 206

Um registrador de deslocamento é um grupo de FFs dispostos de modo que os

números binários armazenados nos FFs sejam transferidos de um FF para o outro, a
cada pulso de clock.

Flip-flops J-K operados como um registrador de deslocamento de quatro bits.

Figura 5.43- (a)

pulso de clock

66
Usar FFs disparados por borda que tenham valor de tP > tH

tP → tempo de atraso de propagação tH → tempo de hold

tP → tempo de atraso de propagação  é o tempo que a saída leva para refletir o

novo estado do FF.
t PLH  t PHL
tP 
2

• Dados de entrada são deslocados da esquerda para a direita, de um FF para outro,

à medida em que pulsos de deslocamento são aplicadas.
• Neste arranjo de registrador de deslocamento, é necessário ter FFs com tH (tempo
de hold) muito pequenos.
tP  tH
67
As formas de onda mostram como os dados de entrada são deslocados da esquerda para
a direita.

tP > tH

Figura 5.43- (b) – dado armazenado 1011 68

 Problema 5.28

Figura 5.43

Um registrador de deslocamento circular mantém a informação binária circulando

pelo registrador a medida que os pulsos de clock são aplicados.

(a) Mostre como converter o registrador da Fig. 5.43 em um registrador circular.

(b) Considere que esse registrador circular comece com o dado 1011 ( X3 X2 X1 X0 = 1011).
Relacione (desenhe) a sequência de estados que os FFs do registrador apresentam
enquanto oito pulsos de deslocamento são aplicados.

69
 Respostas:
(a)

não é X0
necessário o
INVERSO,
porque temos X 0 X0

X3 X2 X1 X0 = 1011
(b) 1 2 3 4 5 6 7 8
CLK
X3

X2

X1

X0
70
 Transferência serial entre registradores – pag. 207

Dois registradores de deslocamento de três bits conectados.

Figura 5.44- (a)

O conteúdo do registrador X será transferido em série (deslocado) para o registrador Y.

Os flip-flops D requerem menos conexões que os flip-flops JK.

71
A transferência completa dos três bits de dados exige três pulsos de deslocamento. Na
borda de descida de cada pulso, cada FF assume o valor armazenado no FF à sua
esquerda, antes do pulso.

D=0

Figura 5.44- (b)

Após três pulsos: O 101 armazenado no registrador X é transferido para o registrador Y.

O registrador X perde seus dados originais e passa para 000 (D = 0)

72
Problema 5.29

Veja a Figura 5.44, em que um número de três bits armazenado no registrador X é

deslocado serialmente para o registrador Y . Como o circuito deve ser modificado para
que, ao final da operação de transferência, o número original armazenado em X esteja
presente nos dois registradores?

Figura 5.44

73
Resposta Prob. 5.29:

74
 5.18- Divisão de Frequência e Contagem - pag. 209

Flip-flops J-K conectados para formar um contador binário de três bits (módulo 8).

O circuito da Fig. 5.45 foi desenhado conforme a convenção, com as entradas do lado
esquerdo e as saídas do lado direito.

FF Q2 é o MSB FF Q0 é LSB
↓ ↓

Clock

Fig. 5.45 – diagrama de circuito desenhado conforme a convenção, com o fluxo de sinal
indo da esquerda para a direita, com as entradas do lado esquerdo e as saídas do lado
direito.
75
 Outra forma de desenhar a Fig. 5.45

O diagrama de circuito abaixo não seguiu a convenção, as entradas estão do lado direito e
as saídas do lado esquerdo . Usa-se essa configuração porque facilita a compreensão do
funcionamento do circuito.

FF Q2 é o MSB FF Q0 é o LSB
↓ ↓

Fig. 5.45

76
 Operação de contagem – contador binário

1 2 3 4 5 6 7 8 9 10
CLK

LSB Q0

Q1

MSB Q2
Contagem Q2Q1Q0 000 001 010 011 100 101 110 111 000 001 010

77
Operação de contagem – contador binário

Tabela de estados – mostra a sequência de contagem binária.

78
Diagrama de transição de estados ou Diagrama de estados

79
 Módulo do contador

O valor do módulo do contador indica o número de estados diferentes da

sequência de contagem.
Se N FFs estão conectados como a Fig. 5.45, o contador terá módulo igual a 2N . Esse
contador contará de 0 até 2N – 1 antes de retornar ao estado 0.

Módulo do contador  2N Onde N = número de FFs

Um contador com 3 FFs tem 23 = 8 estados diferentes (000 a 111). Dizemos que é um
contador de módulo 8

FF Q2 é o MSB FF Q0 é o LSB
↓ ↓

Fig. 5.45
80
 Divisor de frequência

Usando N FFs , a frequência do último FF seria igual 1/2N da frequência do

clock de entrada. Essa aplicação com FF é conhecida como divisor de
frequência.

f clock f clock
Frequência do FF mais significativo f FFMSB  N

2 módulo

MSB LSB

f f
f FFQ 2  clock
3
 clock
2 8

81
 Divisor de frequência

N= número de FFs

f CLK
f QN 1 
2N
1 2 3 4 5 6 7 8 9 10
CLK

f CLK
LSB Q0 f Q0 
2
f Q0 f
Q1 f Q1   CLK
2 4
MSB Q2 tQ2H f Q1 f CLK
f Q2  
TQ2 2 8

TQ2 = 8 TCLK
Ciclo de trabalho (CT)
tQ 2 H 4TCLK
CT  x100% CT  x100% CT = 50%
TQ 2 8TCLK

82
 Ciclo de trabalho - CT
Ciclo de trabalho (duty cycle) → é a razão entre o intervalo de tempo do pulso alto (tH )
e o período (T) da forma de onda analisada, e é expressa como uma porcentagem.

TCLK
1 2 3 4
tQH CLK
CT  x100%
TQ
Q tQH
TQ

tQH → é o intervalo de tempo do pulso alto de Q

TQ → é o período de Q

tQH = 2 TCLK 2TCLK

CT  x100  50%
TQ = 4 TCLK 4TCLK

CT → ciclo de trabalho
83
 Determinando a contagem de um contador

Como determinar o valor da contagem final (CF) de um contador de módulo M, após

N pulsos de clock, que começa com um contagem inicial (CI):

Onde:
N → pulsos de clock
N M M → módulo do contador
R Q CI → contagem inicial
CP → contagem parcial
CF → contagem final
CP = R + CI R → resto
Q → quociente

Se CP  M → CF = CP → é a resposta em decimal da contagem final

Se CP  M → CF = CP - M → é a resposta em decimal da contagem final

84
 CP → valor parcial da contagem
N M N → pulsos de clock
CF → valor final da contagem
R Q M → módulo do contador
CI → contagem inicial R → resto
CP = R + CI Q → quociente

Se CP  M → CF = CP → é a resposta em decimal da contagem

Se CP  M → CF = CP - M → é a resposta em decimal da contagem

Problemas: 5.30 – Veja o circuito do contador mostrado na Fig. 5.45 :

Qual será o valor da contagem após 13 pulsos do clock.

(a) Onde: CI = 0002 = 010 , M = 23 = 8 , N = 13 pulsos

13 / 8 → Q = 1 e R = 5
CP = R + CI = 5 + 0 = 5
CP = 5 < 8 → CF = CP = 5 → Q2Q1Q0 = 1012
Fig. 5.45
(b) Onde: CI = 1002 = 410 , M = 23 =8 , N = 13 pulsos

13 / 8 → Q = 1 e R = 5
CP = R + CI = 5 + 4 = 9 > 8
CP > M → CF = CP - M = 9 – 8 = 1 → CF = 1 → Q2Q1Q0 = 0012
85
Problemas: 5.30 - cont ...
(c) Conecte um quarto FF JK ( Q 3 ) na Fig. 5.45 e desenhe o diagrama de transição de
estados para esse contador de 4 bits. Se a frequência de clock de entrada for de 80 MHz,
como será a forma (valor da frequência) de onda em Q 3 ?

FFMSB
+5V +5V +5V +5V

Q3 PRE J 1 PRE Q1 PRE PRE

Q2 J 1 J 1 Q0 J 1

CLK CLK CLK CLK Clock

Q3 K 1 Q2 K 1 Q1 K 1 Q0 K 1
CLR CLR CLR CLR

+5V +5V +5V +5V

módulo  2 N
Diagrama de estados (desenhe 16 círculos)
f clock (mostrando os estados em binário estão dentro de círculos)
f FFMSB 
2N módulo _ contador  2 N  24  16
80M
f Q3  4  500kHz Módulo = 16 → corresponde a 16 estados de
2 0000 a 1111

86
Problemas 5.31 - Contador decrescente - fazer

+5V +5V +5V

Q2 PRE J 1 Q1 PRE J 1 Q0 PRE J 1

CLK CLK CLK Clock

Q2 K 1 Q1 K 1 Q0 K 1
CLR CLR CLR

+5V +5V +5V

87
 5.19- Aplicação em Microcomputador – pag. 212

Exemplo de um microprocessador transferindo dados binários para um registrador externo.

Código de endereço (FE 16 )
↓

Dados

88
 5.20- Dispositivos Schmitt-Trigger – pag.213

O Schimitt trigger é um elemento lógico especial projetado para receber sinais com
transições lentas e produzir saídas com transições livres de oscilações.

Resposta de um INVERSOR comum a uma entrada de tempo de transição lento e

com ruído.

Entrada com tempo de

transição lento.
Quando esse tempo
excede o valor máximo
permitido, a saída da Limiar
único
Faixa
porta pode oscilar abaixo inválida

A saída do inversor
comum produz
oscilações , enquanto o
sinal passa pela faixa de
tensão indeterminada

Figura 5.49(a)
89
 Resposta de um INVERSOR com entrada Schmitt-trigger a uma entrada de tempo de
transição lento .
Símbolo de entrada Schmitt-trigger

Entrada
VT+
VT+ ↘
Dois Faixa
Limiares VT- inválida
↗
VT-
A saída não muda do nível
ALTO para o BAIXO até que
a entrada ultrapasse a VT+
tensão de disparo VT+ e só
mudará para o nível ALTO VT-
quando a entrada cair
abaixo de VT- . Saída

Figura 5.49(b)
90
5.21- Multivibrador Monoestável – pag. 215

Q Saída normalmente baixa

Entrada de
disparo T OS estado de saída estável → Q=0
(T, trigger) estado de saída quase estável → Q = 1
Q
(transição positiva)
RT CT ← componentes conectados externamente
tp µ RT CT

• Como no FF, o monoestável tem duas saídas: Q e Q .

• O monoestável tem apenas um estado de saída estável (normalmente, Q = 0),
no qual permanece até que seja disparado por um sinal de entrada.
• Quando disparado a saída comuta para o estado oposto (Q = 1) e permanece
nesse estado quase estável por um período fixo de tempo, tp , que é
determinado por uma constante de tempo CR, calculada em função dos valores
dos componentes conectados externamente ao monoestável.
• Depois de decorrido o tempo tp a saída do monoestável retorna a seu estado de
repouso (Q = 0) , até que seja disparado novamente.

Onde tp = 0,693 RTCT 91

 Dois tipos de monoestáveis estão disponíveis na forma de CI

Dispositivos não redisparáveis – só disparam no estado estável (Q = 0)

com 1 com 1
↘1
Símbolo do ↘1 Q
Q
OS
não redisparável OS
T
T ou
tp Q
tp Q

RT CT ↖

Dispositivos redisparáveis – disparam tanto no estado estável (Q = 0) quanto no

estado quase estável (Q =1) .

sem 1 sem 1
Símbolo do ↘ ↘ Q
Q
redisparável OS
OS
T ou T

Q tp Q
tp

RT CT ↖
92
 Ondas típicas de um monoestável não redisparável

A duração do pulso de saída do monoestável é sempre a mesma, independentemente da

duração dos pulsos de entrada. O tempo tP depende apenas de RT , CT e dos circuitos internos
do monoestável. Onde tp = 0,693 RTCT
93
 Ondas típicas de um monoestável redisparável

O monoestável redisparável inicia a temporização de um novo intervalo de tempo tp

a cada pulso de disparo recebido.

tp = 2ms

94
Resposta comparativa de um monoestável não redisparável com outro
redisparável com um tempo tp = 2 ms.

1 Q

↘ ↘ OS
T

2 ms 2 ms tp Q

2 ms 2 ms

1 ms
Q
OS
T
tp = 2 ms
tp Q

95
 Monoestável não redisparável 74121.

1
Figura 5.52
OS

↖
Contém portas lógicas internas para permitir que as entradas A1 , A2 e B acionem o
monoestável não redisparável .
A entrada B é uma entrada Schmitt-trigger que permite um disparo confiável do
monoestável com sinais de transição lenta.
Pinos RINT, REXT/CINT e CEXT conectam um resistor e um capacitor externos, para conseguir
um pulso de saída com duração desejada tp ≈ 0,7 RTCT .
O multivibrador monoestável recebe esse nome porque tem apenas um estado estável.
Os monoestável são suscetíveis a falsos disparos devido a ruídos espúrios.
96
Problema 5.41

97
 10 ms
Pulsos
entrada
5 ms

Q1
20 ms

Q2
10 ms

Q3

98
Problema 5.42
sem 1

Símbolo do
Q
redisparável
OS
T
9
tp Q

f> 1 kHz → T < 1ms , período do pulso

f< 1 kHz → T > 1ms , período do pulso

f< 50 kHz → T > 20 s , período do pulso

99
 Monoestável redisparável
f> 1 kHz → T < 1ms , período do pulso

f< 1 kHz → T > 1ms , período do pulso

tp = 1 ms
f< 50 kHz → T > 20 s , período do pulso

(a) f >1kHz
(b) f <1kHz
T>1ms
T<1ms
Pulsos
Pulsos entrada
entrada
1ms

Q Q 0
0

Q
0
Q 0

x 0 x 0

(c) f < 50 kHz

T = 1/50 kHz = 20 s
Mudando o valor de tp para  tp =20 s
100
 Problema 5.43
(a) Que condições de entrada são necessárias para o monoestável da Fig. 5.52 ser
disparado por um sinal na entrada B?
(b) Que condições de entrada são necessárias para o monoestável da Fig. 5.52 ser
disparado por um sinal na entrada A1?

CEXT

Figura 5.52

Solução:
(a) Colocar nível BAIXO em A1 ou A2 e aplicar uma transição positiva em B.

(b) Colocar nível ALTO em B e A2 e aplicar uma transição negativa em A1.

101
 5.22- Circuitos Geradores de Clock

• Multivibrador astável é um multivibrador que não possui estados estáveis.

• Sua saída comuta (oscila) entre dois estados instáveis.
• É útil para gerar sinais de clock para circuitos digitais síncronos.

Oscilador Schmitt-trigger usando um INVERSOR 7414.

0,8
f 
RC

Uma NAND Schmitt-trigger 7413 também pode ser usada. VOUT é

aproximadamente uma forma de onda quadrada com uma frequência que
depende dos valores de R e C. Deve respeitar os limites máximos dos valores de
resistência para cada dispositivo, ver tabela. O circuito não oscila se o valor de R
não estiver abaixo desses limites.
102
 Oscilador com 74LS14 (INVERSOR Schmitt-trigger)

Inicialmente a tenção no capacitor é: vC = nível BAIXO (capacitor descarregado)

entrada do INVERSOR BAIXA → saída → vout = nível ALTO → LED aceso
+5V
R1
14
1 2

vC 7 R2
C vout
LED

Como vout = nível ALTO o capacitor começa a carregar e vC cresce até VT+ → entrada
do INVERSOR ALTA → saída → vout = nível BAIXO → LED apagado

+5V
R1
14
1 2

vC 7 R2
C vout
LED

Como vout = nível BAIXO o capacitor começa a descarregar e vC decresce até VT- →
entrada do INVERSOR BAIXA→ saída → vout = nível ALTO → LED aceso
103
 +5V
R1
14
1 2

vC 7 R2
C vout
LED

Como vout = nível ALTO o capacitor começa a carregar novamente vC cresce até VT+ →
entrada do INVERSOR ALTA → saída → vout = nível BAIXO → LED apagado.

O processo repete gerando uma onda quadrada.

+5V
R1
14
1 2

vC 7 R2
C vout
LED

104
Problema 5.45

74LS14 f = 10kHz → R = 1 kΩ e C = 80 nF = 0,08 F

105
 Esses são os exercícios mínimos recomendados do Capítulo 5
Lista de Exercícios do Capítulo 5 - 11ª Edição
SEÇÃO EXEMPLOS PROBLEMAS
Introdução
5.1 1, 2 1, 2, 3
5.2 3, 4 4, 5
5.4 7
5.5 7 Livro: Sistemas
5.6 8, 9 Digitais – princípios e
5.7 11, 12, 13 aplicações – 11ª Ed.
5.8 14, 15, 16 Ronald J. Tocci/ Neal
5.9 8 17, 18, 19 S. Widmer/Gregory
5.10 9 20, 21, 22 L. Moss
5.11 10 23
5.12 11
5.13
5.14 12 25
5.15 26
5.16 27
5.17 13 28, 29
5.18 14, 15 30, 31, 32, 33, 34, 35
5.19 16 36, 37, 38, 39
5.20
5.21 40, 41, 42, 43, 44
5.22 Oscilador Schmitt-trigger 45
106
--------------------------------------------------------------------------------------------