Operação de contadores

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Operação de contadores
Latch com portas NAND e NOR;
Sinais de clock e flip-flops com clock;
Flip-flop S-R com clock;
Flip-flop J-K com clock;
Flip-flop D com clock;
Entradas assíncronas;
Divisão de frequência e contagem;
Contadores assíncronos;
Contadores síncronos.

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Latch com portas NAND e NOR

➢ Os circuitos lógicos dos sistemas digitais podem ser de dois tipos:

circuitos combinacionais ou circuitos sequenciais.
❑ Um circuito combinacional é constituído de um conjunto de portas
lógicas, as quais determinam os valores das saídas diretamente a partir
dos valores atuais das entradas.
❑ Um circuito sequencial é constituído por um circuito combinacional e
elementos de memória.
✓ Os elementos de memória são circuitos capazes de armazenar
informação codificada em binário.
✓ Assim a presença dos elementos de memória permite que os valores
das saídas no circuito sequencial possa depender também de valores
armazenados, além dos valores atuais das entradas.
 Latch com portas NAND e NOR

❑ As entradas e as saídas do circuito sequencial estão conectadas

somente ao circuito combinacional.
▪ No entanto, algumas das saídas do circuito combinacional são entradas
para os elementos de memória, recebendo o nome de variáveis do
próximo estado.
▪ Já as saídas dos elementos de memória constituem parte das entradas
para o circuito combinacional e recebem o nome de variáveis do estado
atual.

▪ As conexões entre
circuito combinacional e
os elementos de
memória são chamadas
de laço de
realimentação.
Latch com portas NAND e NOR

➢ A informação armazenada nos elementos de memória num dado

instante determina o estado em que se encontra o circuito sequencial.
▪ O circuito sequencial recebe informação binária das entradas que,
juntamente com a informação do estado atual, determinam os valores
das saídas e os valores do próximo estado.
▪ Desta forma, fica evidente que as saídas de um circuito sequencial
dependem não apenas das entradas atuais, mas também do estado
atual, armazenado nos elementos de memória.
▪ E o mesmo pode ser dito para as variáveis do próximo estado.
▪ Em função deste comportamento sequencial, um circuito sequencial é
especificado pela sequência temporal de entradas, saídas e estados
internos.
Latch com portas NAND e NOR

➢ O elemento de memória mais importante é o flip-flop (FF), composto por

um conjunto de portas lógicas, conectadas entre si de modo a permitir o
armazenamento da informação.
▪ Um elemento de memória pode ser criado aplicando-se o conceito de
realimentação, a qual consiste em conectar determinadas saídas de
porta de volta às suas entradas, de forma apropriada.
▪ A Figura abaixo mostra um símbolo genérico usado para representar um
ത opostas entre si.
flip-flop com duas saídas, denominadas 𝑄 e 𝑄,
 Latch com portas NAND e NOR

➢ Os dois estados possíveis de operação para um FF estão relacionados

com suas saídas.
▪ O estado ALTO ou 1 da saída (𝑄 = 1/𝑄ത = 0), é denominado SET.
▪ O estado BAIXO ou 0 da saída (𝑄 = 0/𝑄ത = 1), é denominado CLEAR ou
RESET.
▪ Conforme estudaremos, muitos FFs têm entrada SET e/ou entrada
CLEAR (RESET), usadas para colocar a saída em um estado específico.
▪ Os vários flip-flops existentes se diferenciam pelo número de entradas
que possuem e na maneira pela qual tais entradas afetam o estado em
que o flip-flop se encontra.
Latch com portas NAND e NOR

➢ Os tipos mais básicos de flip-flops são denominados latches. Os latches

operam por níveis dos sinais de entrada e servem como base na
construção dos flip-flops mais sofisticados.
▪ O circuito de um latch (FF) pode ser construído a partir de duas portas
NAND interligadas de modo cruzado, de modo que a saída da NAND 1
seja conectada a uma das entradas da NAND 2 e vice-versa,
configurando a realimentação necessária para produzir a função de
memória.
Latch com portas NAND e NOR

➢ Existem dois estados de saída igualmente prováveis quando

SET=RESET=1.
▪ Uma possibilidade é mostrada na Figura esquerda abaixo, na qual
temos 𝑄 = 0 e 𝑄ത = 1.
▪ A segunda possibilidade é mostrada na Figura direita abaixo, na qual
𝑄 = 1 e 𝑄ത = 0.
Latch com portas NAND e NOR

➢ A Figura (a) abaixo mostra o que acontece quando a entrada SET é

momentaneamente pulsada em nível BAIXO, enquanto a entrada
RESET é mantida em nível ALTO.
▪ Condição: 𝑄 = 0 e 𝑄ത = 1 antes da ocorrência do pulso.
Latch com portas NAND e NOR

➢ A Figura (b) abaixo mostra o que acontece quando 𝑄 = 1 e 𝑄ത = 0 antes

da aplicação do pulso na entrada SET.
▪ Na duas Figuras um pulso de nível BAIXO na entrada SET sempre leva
o latch para o estado em que 𝑄 = 1.
▪ Essa é a operação de setar o latch ou FF.
Latch com portas NAND e NOR

➢ A Figura (a) abaixo mostra o que acontece quando a entrada RESET é

pulsada em nível BAIXO, enquanto a entrada SET é mantida em nível
ALTO.
▪ Condição: 𝑄 = 0 e 𝑄ത = 1 antes da ocorrência do pulso.
Latch com portas NAND e NOR

➢ A Figura (b) abaixo mostra o que acontece quando a entrada RESET é

pulsada em nível BAIXO, enquanto a entrada SET é mantida em nível
ALTO.
▪ Condição: 𝑄 = 1 e 𝑄ത = 0 antes da ocorrência do pulso.
▪ Nas duas Figuras um pulso de nível BAIXO na entrada RESET sempre
levará o latch para o estado em que 𝑄 = 0.
▪ Essa é a operação de resetar o latch ou FF.
Latch com portas NAND e NOR

➢ Resumo do latch com portas NAND:

▪ SET=RESET=1: É o estado normal de repouso e não tem nenhum efeito
sobre o estado da saída. As saídas 𝑄 e 𝑄ത permanecem nos mesmos
estados que estavam antes dessa condição de entrada.
▪ SET=0, RESET=1: Sempre faz a saída ir para o estado em que 𝑄 = 1,
no qual permanecerá mesmo que a entrada SET retorne para o nível
ALTO. Essa é a operação de setar o latch.
▪ SET=1, RESET=0: Sempre gera um estado de saída em que 𝑄 = 0, no
qual permanece mesmo após a entrada RESET retornar para o nível
ALTO. Essa é a operação de limpar ou resetar o latch.
➢ SET=RESET=0: Tenta, ao mesmo tempo, setar e resetar o latch e
produz 𝑄 = 𝑄ത = 1. Se as entradas retornarem ao 1 simultaneamente, o
estado resultante é imprevisível. Essa condição não deve ser usada.
Latch com portas NAND e NOR

➢ Resumo do latch com portas NAND.

Latch com portas NAND e NOR

➢ As formas de onda na Figura esquerda abaixo são aplicadas nas

entradas do latch mostrado na Figura da direita. Considerando que,
inicialmente 𝑄 = 0, determine a forma de onda na saída 𝑄.
Latch com portas NAND e NOR

➢ Duas portas NOR interligadas de modo cruzado podem ser usadas

como um latch com portas NOR.
▪ A configuração mostrada na Figura abaixo é similar à configuração do
latch NAND, exceto pelo fato de as saídas 𝑄 e 𝑄ത estarem em posições
trocadas.
▪ O funcionamento também é similar ao latch NAND, exceto pelo fato das
entradas SET e RESET serem ativadas em nível ALTO e o estado de
repouso ser SET=RESET=0.
 Latch com portas NAND e NOR

➢ A análise do funcionamento do latch NOR pode ser feita exatamente da

mesma maneira que a do latch NAND.
▪ SET=RESET=0. É o estado de repouso de um latch NOR e não tem
efeito sobre o estado da saída. As saídas 𝑄 e 𝑄ത permanecem nos
mesmos estados que estavam antes dessa condição de entrada.
▪ SET=1, RESET=0. Sempre faz a saída ir para o estado em que 𝑄 = 1,
no qual permanecerá mesmo que a entrada SET retorne para 0.
▪ SET=0, RESET=1. Sempre gera um estado de saída em que 𝑄 = 0, no
qual permanece mesmo após a entrada RESET retornar para 0.
▪ SET=RESET=1. Tenta, ao mesmo tempo, setar e resetar o latch, e gera
𝑄 = 𝑄ത = 0 . Caso as entradas retornem simultaneamente para 0 , o
estado resultante na saída será imprevisível. Essa condição não deve
ser usada.
Latch com portas NAND e NOR

➢ Os resultados são mostrados na tabela-verdade apresentada na Figura

direita abaixo.
Latch com portas NAND e NOR

➢ Considere inicialmente 𝑄 = 0 e determine a forma de onda da saída 𝑄,

para um latch NOR que tem as entradas mostradas na Figura abaixo.
Sinais de clock e flip-flops com clock

➢ Os sistemas digitais podem operar tanto no modo assíncrono quanto

no síncrono.
▪ Nos sistemas assíncronos, as saídas dos circuitos lógicos podem mudar
de estado a qualquer momento em que uma ou mais entradas também
mudarem.
▪ Nos sistemas síncronos, os momentos exatos em que uma saída
qualquer pode mudar de estado são determinados por um sinal
denominado clock, que geralmente é um trem de pulsos (onda
quadrada).
▪ O sinal de clock é distribuído para todas as partes do sistema, e a
maioria das saídas muda de estado apenas quando ocorre transição
no sinal de clock.
Sinais de clock e flip-flops com clock

▪ As transições estão indicadas na Figura abaixo. Quando o clock muda

de 0 para 1, denomina-se transição positiva (borda de subida); quando
muda de 1 para 0, denomina-se transição negativa (borda de descida).
Sinais de clock e flip-flops com clock

➢ A velocidade com que um sistema digital funciona depende da

frequência em que ocorrem os ciclos de clock, os quais são medidos de
uma borda de subida até a próxima borda de subida, ou de uma borda
de descida até a próxima borda de descida.
▪ O tempo para completar um ciclo (em segundos/ciclo) é chamado de
período (T), como mostra a Figura abaixo.
▪ A velocidade de um sistema digital é representada pelo número de
ciclos de clock que ocorrem em um segundo, conhecido como a
frequência (f=1/T), cuja unidade padrão é o hertz (ciclos/segundo).
Sinais de clock e flip-flops com clock

➢ Nos sistemas digitais síncronos, a sincronização dos eventos é obtida

com o uso de flip-flops com clock, que são projetados para mudar de
estado em uma das transições (positiva ou negativa) do sinal de clock
de entrada.
✓ FFs com clock têm uma entrada de clock denominada CLK, a qual é
disparada por borda, o que significa que essa entrada é ativada pela
transição do sinal de clock, isto o diferencia dos latches, que são
disparados por níveis.
 Sinais de clock e flip-flops com clock

✓ FFs com clock também têm uma ou mais entradas de controle, as quais
não terão efeito sobre a saída 𝑄, até que uma transição ativa do clock
ocorra.
• ത do FF prontas
Assim, as entradas de controle deixam as saídas (𝑄, 𝑄)
para mudar de estado, enquanto a transição ativa da entrada CLK é
que de fato dispara a mudança de estado.
 Flip-flop S-R com clock

➢ A Figura abaixo mostra o símbolo de um flip-flop S-R com clock

disparado na borda de subida do sinal de clock.
▪ O FF pode mudar de estado apenas quando o sinal aplicado na entrada
de clock transitar de 0 para 1.
▪ As entradas S e R controlam o estado do FF como descrito
anteriormente para um latch, mas o FF não responde a essas entradas
até que ocorra uma borda de subida no sinal de clock.
 Flip-flop S-R com clock

▪ A tabela-verdade na Figura abaixo mostra, para várias combinações das

entradas S e R, como a saída do FF (latch NOR) responde a uma borda
de subida na entrada CLK.
▪ A seta para cima (↑) indica que uma borda de subida é necessária na
entrada CLK. A denominação 𝑄0 indica o nível na saída 𝑄 antes da
borda de subida do clock.
Flip-flop S-R com clock

➢ As formas de onda mostradas na Figura abaixo ilustram a operação do

flip-flop S-R com clock.
 Flip-flop S-R com clock

▪ Podemos resumir a analise dessas formas de onda da seguinte

maneira:
✓ Inicialmente, todas as entradas estão em nível 0; vamos supor que a
saída 𝑄 esteja em nível 0, ou seja, 𝑄0 = 0.
✓ Quando ocorre a borda de subida do primeiro pulso de clock, as
entradas S e R estão em nível 0, de modo que a saída do FF não é
afetada, permanecendo no estado 𝑄 = 0 (𝑄 = 𝑄0 ).
✓ Quando ocorre a borda de subida do segundo pulso de clock, a entrada
S está em nível alto e a entrada R ainda está em nível baixo. Assim, o
FF é setado para o estado 1 no instante da borda de subida do pulso de
clock.
 Flip-flop S-R com clock

✓ Quando ocorre a borda de subida no terceiro pulso de clock, S é igual a

0 e R é igual a 1, fazendo com que o FF seja resetado para o estado 0.
✓ No quarto pulso de clock, o FF é setado novamente, levando a saída 𝑄
para o estado 1, porque S=1 e R=0 no instante em que ocorre a borda
de subida do clock.
✓ No instante da borda de subida do quinto pulso de clock, as entradas
são as mesmas (S=1 e R=0). Entretanto, como a saída 𝑄 já está em
nível alto, permanece nesse estado.
✓ A condição em que S=R=1 não deve ser usada, porque resulta em
condição ambígua.
 Flip-flop S-R com clock

✓ Circuito interno de um flip-flop S-R disparado por borda.

 Flip-flop S-R com clock

✓ Circuito detector de borda.

 Flip-flop J-K com clock

➢ A Figura abaixo mostra um flip-flop J-K com clock disparado por borda
de subida do sinal de clock.
▪ As entradas J e K controlam o estado lógico do FF da mesma maneira
que fazem as entradas S e R para um flip-flop S-R com clock, exceto
por uma diferença: a condição em que J=K=1 não resulta em uma saída
ambígua (latch NOR).
▪ Quando J=K=1, o FF sempre muda para o estado lógico oposto no
instante da borda de subida do sinal de clock. Esse modo é denominado
de comutação, o qual permite o FF mudar de estado lógico (comutar)
para cada borda de subida do sinal de clock.
 Flip-flop J-K com clock

▪ A tabela-verdade mostrada na Figura abaixo resume como o flip-flop J-K

responde às bordas de subida para cada combinação de níveis lógicos
nas entradas J e K.
▪ A tabela-verdade é a mesma do flip-flop S-R com clock, exceto para a
condição J=K=1. Essa condição resulta em 𝑄 = 𝑄0 , o que significa que o
novo valor da saída Q será o inverso do que ela tinha antes da borda de
subida do clock (operação de comutação).
Flip-flop J-K com clock

➢ A operação desse FF é ilustrada pelas formas de onda mostradas na

Figura abaixo.
Flip-flop J-K com clock

➢ Podemos resumir a analise dessas formas de onda da seguinte

maneira:
✓ Inicialmente, todas as entradas estão em nível 0; vamos supor que a
saída Q esteja em 1, ou seja, 𝑄0 = 1.
✓ Quando ocorre a borda de subida do primeiro pulso de clock (ponto a),
temos a condição de entrada em que J=0 e K=1. Assim, o FF será
resetado (Q=0).
✓ Na borda de subida do segundo pulso de clock, temos J=K=1 (ponto c).
Isso faz com que o FF comute para o estado oposto, Q=1.
✓ No ponto e na forma de onda do clock, as entradas J e K estão ambas
em nível 0, de modo que o FF não muda de estado nessa transição do
clock.
Flip-flop J-K com clock

✓ No ponto g, J=1 e K=0. Essa é a condição que leva a saída Q para o

estado 1. Entretanto, ela já está nesse estado, de modo que
permanecerá nele.
✓ No ponto i, J=K=1 e, portanto, o FF comuta para o estado lógico oposto.
O mesmo ocorre no ponto k.
 Flip-flop J-K com clock

✓ Circuito interno de um flip-flop J-K disparado por borda.

 Flip-flop D com clock

➢ A Figura abaixo mostra o símbolo e a tabela-verdade para um flip-flop D

com clock disparado na borda de subida do clock.
▪ Ao contrário dos flip-flops S-R e J-K, o flip-flop D tem apenas uma
entrada de controle síncrona, entrada D, que representa os dados.
▪ A saída Q irá para o mesmo estado lógico presente na entrada D
quando ocorrer uma borda de subida em CLK. Em outras palavras, o
nível lógico presente na entrada D será armazenado no flip-flop no
instante em que ocorrer a borda de subida do clock.
Flip-flop D com clock

➢ As formas de onda mostradas na Figura abaixo ilustram essa operação.

Flip-flop D com clock

➢ Podemos resumir a analise dessas formas de onda da seguinte

maneira:
✓ Considere inicialmente a saída Q em nível ALTO. Quando ocorre a
primeira borda de subida do clock (ponto a), a entrada D é nível BAIXO;
a saída Q vai para o estado 0.
✓ Ainda que o nível lógico na entrada D mude entre os pontos a e b, isso
não afeta a saída Q, que armazena o nível BAIXO que estava na
entrada D no ponto a.
✓ Quando ocorre uma borda de subida do clock em b, a saída Q vai para
nível ALTO, visto que a entrada D é nível ALTO nesse instante. A saída
Q armazena esse nível ALTO até que uma borda de subida do clock em
c faça com que a saída Q vá para o nível BAIXO, visto que a entrada D
é nível BAIXO nesse instante.
Flip-flop D com clock

✓ De modo similar, a saída Q assume o nível lógico presente na entrada

D, quando ocorrem as bordas de subida do clock nos pontos d, e, f e g.
✓ Observe que a saída Q permanece em nível ALTO no ponto e porque a
entrada D ainda continua em nível ALTO.
Flip-flop D com clock

✓ Implementação de um flip-flop D disparado por borda a partir de um flip-

flop J-K.
 Entradas assíncronas

➢ Para os flip-flops com clock, as entradas S, R, J, K e D foram

denominadas entradas de controle.
▪ Elas também são chamadas entradas síncronas, porque seu efeito na
saída do FF é sincronizado com a entrada CLK.
▪ Os FFs com clock também tem uma ou mais entradas assíncronas que
operam independentemente das entradas síncronas e do clock.
▪ As entradas assíncronas podem ser usadas para colocar o FF no estado
1 ou 0 em qualquer instante, independentemente das condições das
outras entradas.
▪ Assim, as entradas assíncronas são entradas de sobreposição, que
podem ser usadas para sobrepor todas as outras, de modo a colocar o
FF em um determinado estado.
 Entradas assíncronas

➢ A Figura abaixo mostra um flip-flop J-K com duas entradas assíncronas

denominadas 𝑃𝑅𝐸𝑆𝐸𝑇 e 𝐶𝐿𝐸𝐴𝑅.
▪ Essas entradas são ativas em nível BAIXO, conforme indicado pelo uso
dos pequenos círculos no símbolo do FF.
▪ A tabela-verdade que acompanha a figura resume o efeito dessas
entradas na saída do FF.
 Entradas assíncronas

➢ Em resumo, temos os seguintes casos.

▪ 𝑃𝑅𝐸𝑆𝐸𝑇 = 𝐶𝐿𝐸𝐴𝑅 = 1. As entradas assíncronas estão desativadas e o
FF está livre para responder às entradas J, K e CLK; em outras
palavras, a operação síncrona pode ser realizada.
▪ 𝑃𝑅𝐸𝑆𝐸𝑇 = 0; 𝐶𝐿𝐸𝐴𝑅 = 1. A entrada 𝑃𝑅𝐸𝑆𝐸𝑇 está ativada e a saída Q é
imediatamente colocada em nível 1, independentemente dos níveis
presentes nas entradas J, K e CLK. A entrada CLK não pode afetar o FF
enquanto 𝑃𝑅𝐸𝑆𝐸𝑇 = 0.
▪ 𝑃𝑅𝐸𝑆𝐸𝑇 = 1; 𝐶𝐿𝐸𝐴𝑅 = 0. A entrada 𝐶𝐿𝐸𝐴𝑅 está ativada e a saída Q é
imediatamente colocada em nível 0, independentemente dos níveis
presentes nas entradas J, K e CLK. A entrada CLK não pode afetar o FF
enquanto 𝐶𝐿𝐸𝐴𝑅 = 0.
▪ 𝑃𝑅𝐸𝑆𝐸𝑇 = 𝐶𝐿𝐸𝐴𝑅 = 0. Essa condição não deve ser usada, pois resulta
em uma resposta ambígua.
 Divisão de frequência e contagem

➢ Cada FF, da Figura abaixo, tem suas entradas J e K em nível 1, para

que mude de estado (comute) sempre que o sinal em sua entrada de
CLK passar do nível ALTO para o BAIXO.
▪ Os pulsos de clock são aplicados apenas na entrada CLK do FF 𝑄𝑜 . A
saída de 𝑄𝑜 está conectada na entrada CLK do FF 𝑄1 , e a saída de 𝑄1
está conectada na entrada CLK do FF 𝑄2 .
Divisão de frequência e contagem

➢ As formas de onda, mostradas na Figura abaixo, indicam como os FFs

mudam de estado conforme os pulsos são aplicados.
Divisão de frequência e contagem

➢ Os pontos importantes a serem observados são os seguintes:

▪ O FF 𝑄0 comuta na borda de descida de cada pulso na entrada de
clock. Assim, a forma de onda da saída 𝑄0 tem uma frequência que é
exatamente a metade da frequência dos pulsos de clock.
▪ O FF 𝑄1 comuta de estado cada vez que a saída 𝑄0 vai do nível ALTO
para o BAIXO. A forma de onda de 𝑄1 tem uma frequência exatamente
igual à metade da frequência da saída 𝑄0 e, portanto, um quarto da
frequência do sinal de clock.
▪ O FF 𝑄2 comuta de estado cada vez que a saída 𝑄1 vai do nível ALTO
para o BAIXO. Assim, a forma de onda 𝑄2 tem a metade da frequência
de 𝑄1 e, portanto, um oitavo da frequência de clock.
▪ A saída de cada FF é uma forma de onda quadrada (tem ciclo de
trabalho de 50 por cento).
Divisão de frequência e contagem

➢ Portanto, cada FF divide a frequência do sinal de sua entrada por 2.

▪ Usando um número apropriado de FFs, esse circuito pode dividir uma
frequência por qualquer potência de 2.
▪ Especificamente, usando N flip-flops, produziríamos uma frequência de
saída do último FF que seria igual a 1/2𝑁 da frequência de entrada do
primeiro FF.
▪ Essa aplicação com flip-flops é conhecida como divisor de frequência.
Divisão de frequência e contagem

➢ O mesmo circuito também funciona como contador binário.

▪ Isso pode ser demonstrado analisando a sequência de estados dos
FFs após a ocorrência de cada pulso de clock.
▪ A Figura abaixo apresenta os resultados em uma tabela de estados.
Divisão de frequência e contagem

➢ Digamos que os valores de 𝑄2 𝑄1 𝑄0 representam um número binário em

que 𝑄2 está na posição 22 , 𝑄1 em 21 e 𝑄0 em 20 .
✓ Os primeiros oito estados de 𝑄2 𝑄1 𝑄0 mostrados na tabela devem ser
reconhecidos como uma contagem binária sequencial de 000 a 111.
✓ Após a primeira borda de descida do clock, os FFs passam para o
estado 001 (𝑄2 = 0; 𝑄1 = 0; 𝑄0 = 1) que representa 0012 (equivalente
ao decimal 1).
✓ Após a segunda borda de descida do clock, os FFs passam para o
estado 0102 , que equivale a 210 .
✓ Após três pulsos de clock, temos 0112 = 310 .
✓ Após quatro pulsos de clock, temos 1002 = 410 .
✓ E assim sucessivamente, até que ocorram sete pulsos de clock,
quando teremos 1112 = 710 .
Divisão de frequência e contagem

✓ Na oitava borda de descida do clock, os FFs retornam para o

estado 000 e a sequência binária se repete para os pulsos de clock
posteriores.
✓ Assim, para os primeiros sete pulsos de entrada, o circuito funciona
como contador binário, no qual os estados dos FFs representam o
número binário equivalente ao número de pulsos ocorridos.
✓ Esse contador pode contar até 1112 = 710 antes de retornar para 000.
Divisão de frequência e contagem

➢ Outra maneira de mostrar como os estados dos FFs mudam a cada

pulso de clock aplicado é pelo uso de um diagrama de transição de
estados, conforme está ilustrado na Figura abaixo.
▪ Cada círculo representa um estado possível, indicado pelo número
binário dentro do círculo.
▪ A quantidade possível de estados do contador é chamada de módulo
cujo valor é calculado como sendo 2𝑁 , onde 𝑁 é o números de FFs.
▪ Por exemplo, o
círculo contendo o
número binário 100
representa o estado ▪ Observando um
100 ( 𝑄2 = 1; 𝑄1 = estado de um círculo
0; 𝑄0 = 0). em particular, vemos
qual é o estado
anterior e o posterior.
Divisão de frequência e contagem

❑ Considere que o contador de módulo 8 mostrado na Figura abaixo

esteja no estado 101. Qual será o estado (a contagem) após a
aplicação de 13 pulsos?
Divisão de frequência e contagem

❑ Considere um circuito de um contador que possui seis FFs conectados,

segundo o diagrama da Figura abaixo (isto é, 𝑄5 , 𝑄4 , 𝑄3 , 𝑄2 , 𝑄1 , 𝑄0 ).
(a) Determine o módulo do contador.
(b) Determine a frequência na saída do último FF (Q5) quando a
frequência do clock de entrada for de 1 MHz.
(c) Qual é a faixa de estados de contagem desse contador?
(d) Considere como estado (contagem) inicial o valor 000000. Qual será o
estado do contador após 129 pulsos?
Divisão de frequência e contagem

❑ Um sinal de clock de 20 kHz é aplicado em um FF J-K com J=K=1.

Qual é a frequência da forma de onda de saída do FF?
Contadores assíncronos

➢ A Figura abaixo mostra o circuito de um contador binário de quatro bits.

▪ Assim como o contador binário de três bits, analisado anteriormente, a
saída de cada FF aciona a entrada CLK do FF seguinte.
▪ Esse tipo de contador é denominado assíncrono, porque os FFs não
mudam de estado, exatamente, com o mesmo sincronismo em relação
ao clock.
Contadores assíncronos

▪ Apenas o flip-flop A responde, diretamente, aos pulsos de clock. O FF B

tem de esperar o FF A mudar de estado antes que ele possa comutar.
O FF C tem de esperar pelo FF B, e assim por diante. Assim, existirá
atraso, normalmente entre as respostas dos FFs sucessivos.
Contadores assíncronos

➢ Contadores assíncronos apresentam uma desvantagem, causada pelo

princípio básico de operação, visto que cada FF é disparado pela
transição de saída do precedente.
▪ Em virtude do tempo de atraso de propagação (𝑡𝑝𝑑 ), inerente a cada
FF, o segundo não responderá por um intervalo de tempo 2𝑡𝑝𝑑 , após o
primeiro FF receber uma transição ativa do clock.
▪ O terceiro FF não responderá por um intervalo de tempo igual a 3𝑡𝑝𝑑 ,
após a transição do clock, e assim por diante.
▪ Os atrasos de propagação dos FFs se acumulam, de modo que o
enésimo FF não muda de estado até que um intervalo de tempo igual a
𝑁𝑡𝑝𝑑 , após a transição do clock, tenha ocorrido.
Contadores assíncronos

▪ Isso é ilustrado na Figura abaixo, para 𝑡𝑝𝑑 = 50 𝑛𝑠, em que as formas

de onda para o contador assíncrono de três bits são mostradas.
Contadores assíncronos

▪ As formas de onda na Figura anterior mostram o que acontece se os

pulsos de entrada ocorrerem a cada 100 𝑛𝑠.
▪ A saída de cada FF responde 50 𝑛𝑠 após a transição de 1 para 0 na
entrada CLK.
▪ Após a borda de descida do quarto pulso de entrada, em que a saída C
não vai para nível ALTO até que tenham decorrido 150 𝑛𝑠, que é o
mesmo tempo que a saída A gasta para mudar para nível ALTO em
resposta ao quinto pulso de entrada.
▪ Em outras palavras, a condição C=1, B=A=0 (contagem 100) nunca
ocorrerá, porque a frequência de entrada é muito alta.
▪ Isso poderia causar problema caso essa condição fosse supostamente
usada para controlar outra operação em um sistema digital.
Contadores assíncronos

▪ Problemas como esse poderão ser evitados se o período entre os

pulsos de entrada for bem maior que o atraso de propagação total do
contador.

OBS: Condição para o funcionamento correto do contador Assíncrono:

1 1
𝑓𝑚𝑎𝑥 = =
𝑇𝑚𝑖𝑛 𝑁𝑡𝑝𝑑
𝒇𝒎𝒂𝒙 = frequência máxima do sinal de CLK.
𝑻𝒎𝒊𝒏 = período mínimo do sinal de CLK.
𝒕𝒑𝒅 = tempo de atraso dos FFs JK.
𝑵 = número de FF JK utilizados no contador.
Contadores síncronos

➢ Os problemas encontrados com os contadores assíncronos são

provocados pelo acúmulo dos atrasos de propagação dos FFs.
▪ Essas limitações podem ser superadas com o uso de contadores
síncronos nos quais os FFs são disparados simultaneamente (em
paralelo) pelos pulsos de clock de entrada.
▪ Visto que os pulsos de clock de entrada são aplicados em todos os
FFs, algum recurso tem de ser usado para controlar o momento em
que um FF deve comutar ou permanecer inalterado quando ocorrer um
pulso de clock.
Contadores síncronos

▪ Isso é implementado usando-se as entradas J e K, conforme ilustrado

na Figura abaixo para um contador síncrono de quatro bits (módulo 16).
Contadores síncronos

▪ Se compararmos a configuração do circuito para esse contador

síncrono com seu correspondente assíncrono, visto anteriormente,
veremos as seguintes diferenças:
▪ As entradas CLK de todos os FFs estão conectadas juntas, de modo
que o sinal de clock de entrada é aplicado simultaneamente em cada
FF.
▪ Apenas o flip-flop A tem suas entradas J e K permanentemente em
nível ALTO.
▪ As entradas J e K dos outros FFs são acionadas por uma combinação
lógica das saídas dos FFs.
▪ O contador síncrono requer um circuito maior que o contador
assíncrono.
Contadores síncronos

▪ Para que o circuito do contador síncrono conte adequadamente em

determinada borda de descida do clock, apenas aqueles FFs que
supostamente devem comutar nessa borda de descida do clock devem
ter J=K=1 quando ocorrer essa transição.

▪ Vamos analisar a sequência de

contagem, do circuito, mostrada na
Figura ao lado para ver o que acontece
com cada FF.
Contadores síncronos

▪ A sequência de contagem mostra que o flip-flop A tem de mudar de

estado em cada borda de descida do clock. Por isso, suas entradas J e
K estão sempre em nível ALTO.
▪ A sequência de contagem mostra que o flip-flop B tem de mudar de
estado em cada borda de descida que ocorrer enquanto A=1. Essa
operação é implementada conectando a saída A nas entradas J e K do
flip-flop B; assim, J=K=1 apenas quando A=1.
▪ A sequência de contagem mostra que o flip-flop C tem de mudar de
estado em cada borda de descida que ocorrer enquanto A=B=1.
Conectando o sinal lógico AB nas entradas J e K do flip-flop C, esse FF
somente comutará quando A=B=1.
▪ De modo análogo, o flip-flop D tem de comutar em toda borda de
descida que ocorrer enquanto A=B=C=1. Conectando o sinal lógico
ABC nas entradas J e K do flip-flop D, este comutará apenas quando
A=B=C=1.
Contadores síncronos

➢ Os atrasos de propagação dos FFs, em um contador síncrono, não são

somados para se obter o atraso total.
▪ O tempo total de resposta de um contador síncrono é o tempo de
resposta de um FF para comutar mais o tempo para os novos níveis
lógicos se propagarem por uma única porta AND para alcançar as
entradas J e K.
▪ Ou seja, para um contador síncrono:
Atraso total= 𝑡𝑝𝑑 do FF + 𝑡𝑝𝑑 da porta AND.
Contadores síncronos

✓ Determine 𝑓𝑚𝑎𝑥 para o contador mostrado na Figura abaixo se o 𝑡𝑝𝑑 de

cada FF for 50 𝑛𝑠 e o 𝑡𝑝𝑑 de cada porta AND for 20 𝑛𝑠. Compare esses
valores com 𝑓𝑚𝑎𝑥 para um contador assíncrono de módulo 16.
✓ O que deve ser feito para mudar o módulo desse contador para 32?
✓ Determine 𝑓𝑚𝑎𝑥 para o contador paralelo de módulo 32.
Contadores síncronos

➢ Vimos, anteriormente, que usar a saída de um FF de ordem mais baixa

para controlar a comutação de cada FF cria um contador crescente
síncrono.
▪ Um contador decrescente síncrono pode ser criado de maneira
semelhante, utilizando as saídas invertidas de cada FF para controlar
as entradas J e K de ordem mais alta.
Contadores síncronos

➢ Para uma sequência de contagem decrescente, o FF A ainda precisa

comutar a cada borda de descida do sinal de entrada do clock.
▪ O flip-flop B precisa mudar de estado na próxima borda de descida
quando A=0 ( 𝐴ҧ = 1). O flip-flop C muda de estado quando A=B=0
(𝐴ҧ𝐵ത = 1), e o flip-flop D, quando A=B=C=0 (𝐴ҧ𝐵ത 𝐶ҧ = 1).
▪ Essa configuração de circuito produzirá a sequência de contagem: 15,
14, 13, 12, ..., 3, 2, 1, 0, 15, 14, e assim por diante, como mostra o
diagrama de tempo.
Contadores síncronos

➢ A Figura abaixo mostra como fazer um contador

crescente/decrescente.
▪ A entrada Up/Down controla se as entradas J e K dos FFs seguintes
serão acionadas pelas saídas normais ou pelas saídas invertidas dos
FFs.
Contadores síncronos

➢ Quando Up/Down for mantida em nível ALTO, as portas AND 1 e 2

estarão habilitadas, enquanto as portas AND 3 e 4 estarão
desabilitadas.
▪ Isso permite que as saídas A e B passem pelas portas 1 e 2 para as
entradas J e K dos FFs B e C.
➢ Quando Up/Down for mantida em nível BAIXO, as portas AND 1 e 2
estarão desabilitadas, enquanto as portas AND 3 e 4 estarão
habilitadas.
▪ Isso permite que as saídas 𝐴ҧ e 𝐵ത passem pelas portas 3 e 4 para as
entradas J e K dos FFs B e C.
Contadores síncronos

➢ As formas de onda mostradas na Figura abaixo ilustram a operação do

contador.
▪ Para os primeiros cinco pulsos de clock, Up/Down=1 e o contador
conta de forma crescente.
▪ Para os últimos cinco, Up/Down=0 e o contador conta de forma
decrescente.
Contadores síncronos

➢ No diagrama de transição de estados, as setas representam transições

de estado que ocorrem na borda de descida do sinal de clock.
▪ O próximo estado depende do nível lógico aplicado à entrada de
controle, Up/Down.

▪ Cada uma das setas tem de ser

rotulada com o nível lógico de
controle de entrada que produz
a transição indicada.
 Bibliografia Básica
❑ BOYLESTAD, R. L., NASHESKY, L. Dispositivos Eletrônicos e Teoria de
Circuitos. 8.ed. São Paulo: Prentice Hall, 2011.
❑ SEDRA, A. S.; SMITH, K. C. Microeletrônica. 5. ed. São Paulo: Pearson Prentice
Hall, 2012.
❑ TOCCI, Ronald J. Sistemas digitais: princípios e aplicações. 11. ed. São Paulo:
Pearson Prentice Hall, 2011.
❑ IDOETA, I. V., CAPUANO, F. G. Elementos de Eletrônica Digital. 40. ed. São
Paulo: Editora Érica, 2011.

Bibliografia Complementar

❑ REZENDE, S. M. Materiais e Dispositivos Eletrônicos, 2.ed. São Paulo: Livraria da

Física, 2004.
❑ LOPEZ, F.A.; CABRERA, J.M.; RUEDA, F.A. Electrooptics, Phenomena,
Materials, Applications, Academic Press, 1994.
❑ MALVINO, A. P. Eletrônica. 4. ed. São Paulo: Pearson Makron Books, v.1, 2010.
❑ GARCIA, P. A. Eletrônica Digital - Teoria e Laboratório. São Paulo: Editora: Erica,
2006.
❑ BIGNELL, J. W.; DONOVAN, R. Eletrônica Digital. 5.ed. São Paulo: Editora:
Cengage Learning, 2010.