ATIVIDADE 3 – ELETRÔNICA DIGITAL - 51/2024

QUESTÃO 1

O flip-flop SR apresenta as mesmas funções lógicas do latch SR controlado, isto é, quando S = 0 e

R = 0 , o flip-flop não muda de estado, permanecendo a mesma saída anterior, ou seja, Q Q = 0 .
Quando S = 1 e R = 0 , então, na borda de disparo, o flip-flop vai para o estado SET, ou seja, Q =
1. Quando S = 0 e R = 1 , então, na borda de disparo, o flip-flop vai para o estado RESET, ou seja,
Q = 0 . Por fim, quando S = 1 e R = 1 , ocorre a condição inválida, não sendo possível dizer qual
será o estado do flip-flop, por isso, deve ser evitada

SILVA, Emerson Charles Martins da; SPERANDIO, Luiz; CALSAVARA, Larissa Vilxenski. Eletrônica
Digital. Maringá - PR: Unicesumar, 2020. Reimpresso em 2023. 216 p.

Ao contrário dos latches tipo SR e D, o flip-flop JK não possui a condição inválida quando J e K
estão em nível lógico alto, na verdade ele realiza o toggle do sinal. Analisando as entradas J e K
abaixo, assinale o formato de onda para Q que dispara com clock na borda de SUBIDA.

Fonte: Elaborada pelo professor, 2023.

Alternativas
QUESTÃO 2

Latch SR refere-se ao SET e RESET. Este dispositivo apresenta duas entradas (S e R) e duas saídas
(Q e Q'). Em condições normais, Q' é sempre o oposto (ou complemento) de Q. Quando nos
referirmos ao estado do latch, estamos nos referindo ao estado da saída Q. Já o latch SR
controlado apresenta o mesmo comportamento do latch SR comum, com as mesmas interações
entre as entradas, de forma a gerar a saída, a diferença é que possui uma entrada de habilitação,
denotada EN (do inglês, enable), que controla quando a saída será ou não atualizada. Enquanto EN
estiver em nível baixo, o estado do latch não se alterará; enquanto EN estiver em nível alto, aí o
latch funcionará como um latch SR comum.

DA SILVA E. C. M., SPERANDIO, L., CALSAVARA, L. V. Eletrônica Digital. Maringá – PR:

UniCesumar, 2020. Reimpresso em 2023. (adaptado)

Observe a forma de onda S e R de um Latch SR controlado ativo em borda de descida na figura

abaixo.
Sabendo que esse latch é controlado pelos pulsos de EN, e tendo em mente a relação das
entradas do Latch SR na saída Q e Q' como aprendemos na tabela-verdade, assinale o formato de
onda para Q'.

Alternativas
QUESTÃO 3

O arranjo de lógica programável (PAL) a seguir é composto por uma matriz de portas lógicas
interconectadas, onde as conexões entre as portas podem ser programadas para implementar
funções lógicas específicas.
Fonte: adaptado de: TOCCI, W. e M. Sistemas digitais: principios e aplicações. 10. ed. Rio de
Janeiro (RJ): LTC, 2007, p. 445

Sabendo que a arquitetura PAL permite a programação das portas AND e que a queima de um
fusível faz com que o bit não seja transportado, assinale a alterativa que representa a expressão
para as saídas S3, S2, S1 e S0.

Alternativas
QUESTÃO 4
 

O meio subtrator só é capaz de realizar operações de subtração binária com 1 bit, para
trabalharmos com operações de subtração binárias com mais de 1 bit utilizamos o subtrator
completo. Naturalmente, este circuito respeita as regras de subtração binária, especialmente
quando temos o caso 0 - 1, onde é gerado um bit de transporte. Diferente da operação de adição,
onde o bit de transporte é deslocado à esquerda e adicionado no primeiro elemento, aqui, o bit de
transporte é deslocado para a esquerda e subtraído do segundo elemento (bit de transporte -
subtraendo).

Elaborado pelo professor, 2024.

A entrada carry in de um subtrator completo de 1 bit está conectada em nível lógico ALTO o
tempo todo como mostra a figura abaixo.

Realize as operações aritméticas de subtração apresentadas na tabela verdade, e assinale a

alternativa correta que represente a saída S0 e o bit carry out Co0.

Alternativas
QUESTÃO 5

O sinal de clock (CLK) é aplicado somente ao primeiro flip-flop (FF0) na entrada C. O segundo flip-
flop (FF1) receberá o seu sinal de clock da saída Q0 de FF0. O FF0 muda de estado na borda
positiva de cada pulso de clock, ou seja, na descida, enquanto FF1 muda somente quando houver
uma transição positiva de Q0 do FF0 (FLOYD, 2007). O flip-flop que recebe o clock (FF0, neste
exemplo) sempre representará o bit menos significativo (LSB), enquanto o último representará o
bit mais significativo (MSB). Perceba que os sinais de disparo de clock não acontecerão,
simultaneamente, nos dois flip-flops, já que há um tempo inerente de propagação. Apesar de
muito rápido, esse tempo não é diferente de 0 e, quanto mais flip-flops, mais significativo será
esse tempo. Por isso, esta configuração é chamada de assíncrona.

SILVA, Emerson Charles Martins da; SPERANDIO, Luiz; CALSAVARA, Larissa Vilxenski. Eletrônica
Digital. Maringá - PR: Unicesumar, 2020. Reimpresso em 2023. 216 p.

Considere o contador assíncrono crescente de 4 bits (flip-flop JK) abaixo.

Fonte: Elaborada pelo professor, 2023.

Sabendo que o CLOCK é alimentado com uma frequência de 10 kHz, e possui um atraso de 20 ns
em cada flip-flop, assinale a frequência máxima que este contador pode ser alimentado, e sua
frequência em Q3.
Alternativas
QUESTÃO 6

Os contadores síncronos têm flip-flops agindo de forma sincronizada, isto é, a entrada de clock de
todos os flip-flops estão ligada, em um curto-circuito, ao sinal de clock original. Isto quer dizer que
todos eles receberão o sinal para a mudança de estado, ao mesmo tempo. Eles são usados para os
mesmos tipos de aplicações que os contadores assíncronos, mas como não têm o problema de
atraso de propagado, são mais robustos em situações em que é necessária uma frequência de
clock elevada.

DA SILVA E. C. M., SPERANDIO, L., CALSAVARA, L. V. Eletrônica Digital. Maringá – PR:

UniCesumar, 2020. Reimpresso em 2023.

Analise o contador crescente síncrono abaixo.

Fonte: Elaborado pelo professor, 2024.

Considerando número de contadores (que influencia na quantidade de bits que ele pode contar) e
as conexões das portas lógicas (que podem limitar essa contagem dependendo do arranjo),
assinale a alternativa correta quanto ao valor esse contador é capaz de computar.

Alternativas
QUESTÃO 7

Considere um contador JK assíncrono que indica o valor contado em um display de 7 segmentos.

Analise a tabela-verdade do CI decodificador BCD, do contador de 2 bits e o circuito lógico abaixo.
Atente-se ao bit mais significativo (Q1) ligado na entrada B e ao menos significativo (Q0) ligado na
entrada A do decodificador 7447!

Elaborado pelo professor, 2024.

Fonte: Elaborada pelo professor, 2023.

Tabela-verdade do decodificador BCD para display de 7 segmentos (adaptada).

Assinale a alternativa que representa o comportamento desse contador, começando pela situação
onde Q1 e Q0 estão em 0 0.

Alternativas
QUESTÃO 8

O circuito meio somador faz a soma de números de apenas 1 bit, e para a soma de números com mais de
1 bit, é utilizado o somador completo. Esses circuitos utilizam como base as operações aritméticas
binárias de adição, ou seja, dependendo dos bits que desejamos somar, teremos o bit de transporte de
entrada (carry in - CI) que é resultado de um bit de transporte de saída (carry out - CO) resultante de uma
soma 1 + 1.

Elaborado pelo professor, 2024.

A entrada carry in de um somador completo de 1 bit está conectada em nível lógico ALTO o tempo todo
como na imagem abaixo.
Fonte: Elaborada pelo professor, 2024.

Ao realizar as operações aritméticas de soma apresentadas na tabela verdade, assinale os valores da saída
S0 e do bit carry out Co0 corretos.

Alternativas
QUESTÃO 9

O latch D controlado possui apenas uma entrada, denotada D, além da habilitação EN.
Internamente, trata-se do latch SR controlado, mas com a entrada R conectada à entrada S por
meio de uma porta lógica inversora. A vantagem deste arranjo é que elimina a condição inválida
do latch SR, visto que o sinal em R é sempre o oposto do sinal em S.
Adaptado de Eletrônica Digital, Maringá – PR: UniCesumar, 2020.

Observe o tipo de onda de um Latch D (controlado) como na imagem abaixo, sabemos que as
portas AND permitem que controlemos esse latch apenas com a entrada D, ao contrário do tipo
SR, já que o sinal R sempre será oposto ao S. Também sabemos que esse latch elimina as
condições inválidas de ambos SR em nível lógico alto e ambos em nível lógico baixo.
Sabendo disso e com a tabela-verdade em mente, assinale a alternativa que apresenta o formato
de onda em Q CORRETO para borda de subida.

Alternativas
QUESTÃO 10

Dado o circuito sequencial abaixo:

Avalie as afirmações a seguir como Verdadeira (V) ou Falsa (F):

( ) O circuito é um contador assíncrono de 0 a 15.

( ) Para transformá-lo em um contador de 0 a 31, basta conectar mais um flip-flop à direita.
( ) Neste tipo de contador o atraso não depende do número de bits, mas apenas da tecnologia
utilizada. Por outro lado, como o atraso de propagação é menor, o contador síncrono pode
trabalhar com frequências maiores que o contador assíncrono.

A alternativa que representa respectiva avaliação é:

Alternativas