Circuito sequencial

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Circuito sequencial
Circuito sequencial um circuito digital que tem seu comportamento determinado parcial ou totalmente, para alm
das entradas do momento, pelas entradas que ocorreram no passado.
[1]
Os mais importantes so os biestveis, que,
por serem constitudos por portas lgicas e terem a capacidade de armazenar um bit de informao, so por vezes
vistos como elementos de memria.
[2]
Os circuitos sequenciais biestveis dividem-se em sncronos (Flip-flop) e
assncronos (Latch) conforme sua caracterstica de alterar a sada a qualquer instante ou somente quando houver
variao no sinal de clock.
[2]
Latch
Latch D.
[3][4][5][6]
Latch um circuito sequencial biestvel assncrono,
[7]
ou seja, um circuito constitudo
por portas lgicas, capaz de armazenar um bit de informao,
[8]
onde as sadas de certo
instante dependem dos valores de entrada do instante mais os valores anteriores de sada,
isto , do seu estado atual, e onde as sadas mudam a qualquer instante de tempo,
podendo ter ou no variveis de controle.
[9]
Seu nome significa, em portugus, trinco ou
ferrolho.
[10]
Quando o latch controlado por um clock, chamado de latch chaveado (gated
latch).
[11]:p.383
Latch NAND SR
O Latch NAND SR um dos tipos existentes de Latches SR, este composto por duas portas NAND que ficam
emaranhadas, contando com os bits de entrada S e R, sendo o R a entrada de RESET e a S sendo a entrada de SET, e
um bit que armazena a sada do Latch , geralmente representada por Q , e uma outra /Q que o seu complemento.
O estado do Leach NAND SR representado atravs da varivel de sada Q, independente dos valores dados para as
entradas definidas inicialmente para a varivel de SET e para a varivel de RESET.
Estado de SET: Para se conseguir alcanar o estado de SET o valor de SET tem que ser um (1) e o valor de RESET
( R ) tem que ser igual a zero (0).
Estado de RESET: Para se conseguir alcanar o estado de RESET o valor de SET tem que ser zero (0) e o valor de
RESET ( R ) tem que ser igual a um (1). Quando o valor do estado de SET igual a zero (0) e o Valor de RESET
igual a (0) , o estado no utilizado pois resulta em um estado indefinido. Se o valor de SET igual a um (1) e o de
RESET igual a um (1) o estado que ele apresentava, mantido.
Abaixo vemos a tabela caracterstica do Latch NAND SR:
Tabela Caracteristica
S R Q
Proximo
Ao
0 0 Q Mantm o mesmo estado
0 1 0 RESET
1 0 1 SET
1 1 X No Permitido
Circuito sequencial
2
Latch NOR SR
O funcionamento do Latch NOR SR idntico ao do Latch NAND SR, ao final de seu processamento, este, resulta
na seguinte tabela verdade logo abaixo, quando o Reset e o set so iguais a 1 , tem-se uma combinao limitada , este
estado proibido, pois esta consegue quebrar a equao lgica Q = NOT Q.
Tabela Verdade
S R Q
proximo
Ao Q Q
proximo
S R
0 0 Q Continua no mesmo estado 0 0 0 x
0 1 0 RESET 0 1 1 0
1 0 1 SET 1 0 0 1
1 1 X No Permitido 1 1 X 0
Latch D
Latch D.
[12]
Latch D um circuito eletrnico que possui duas entradas (D e CLK)
e duas sadas (Q e !Q).
[13]
Sua caracterstica principal de
funcionamento transferir para a sada Q o valor da entrada de dados
D sempre que CLK for 1, e manter o mesmo estado na sada se CLK
for 0.
[13]
Originou-se da necessidade de evitar, no latch RS, a
ocorrncia do estado proibido.
[4]
construdo a partir deste ao se
colocar um inversor entre as entradas R e S, evitando assim que R=1 e
S=1 simultaneamente, o que permitia a ocorrncia do estado
proibido.
[4]
Desta maneira, R e S passam a ser denominados D (onde
D=S).
[4]
Tabela verdade do latch D
[3][4]
Enable D Q
prximo
0 X Q
1 0 0
1 1 1
Como mostra sua tabela verdade, a sada Q segue a entrada D, e por isto o latch D s vezes chamado latch
transparente.
[14][15][16]
Flip-flop
O flip-flop serve como memria de um bit, onde as entradas podem ser um ou dois sinais de entrada, um sinal clock,
e um sinal de sada. Alguns flip-flops tm um clear que responsvel por limpar a sada atual. Basicamente um
Flip-Flop serve para guardar estados 0 ou 1.
Os flip-flops so implementados de forma de circuito integrado, ou seja, as mudanas que ocorrem em alguns
componentes do circuito, interferem nos resultados de entrada ou sada. Ou seja, a pulsao ou mudana no sinal
do clock faz com que acontea uma ao no flip-flop, baseado nos valores dos sinais de entrada e em sua equao
carecterstica.
Nos latches, o estado se altera durante o clock ativo. Nos flip-flops, o estado alterado apenas durante uma das
bordas do clock
[11]:p.389
.
Circuito sequencial
3
Flip-flop SR
O flip-flop SR (ou RS) possui duas entradas, S (set) e R (reset), alm do clock. Sua sada 1 quando S = 1 e R = 0
(ao set), e 0 quando S = 0 e R = 1 (ao reset). Quando ambas entradas forem 0, a sada a sada anterior, isto , o
estado atual. Quando ambos S e R so 1, o flip-flop tem comportamento inesperado, chamado de estado proibido.
Flip-flop JK
Flip-flop JK um flip-flop que pode memorizar um nico bit de informao e onde o prximo estado de sada
caracterizado como uma funo das duas entradas presentes e do estado presente.
[17]
So largamente utilizados em
contadores
[18]
e nada mais so que flip-flops RS com realimentao.
[19]
Quando se aplica uma borda de subida na
entrada J, sua sada Q vai a nvel lgico 1 (se j no estiver nele) e, ao se aplicar uma borda de descida na entrada K,
sua sada Q vai a nvel 0.
[20]
um aprimoramento do flip-flop S-R, pois, enquanto as combinaes "J = 1, K = 0" e
"J = 0, K = 1" so respectivamente set e reset, "J = K = 1" no leva a um estado proibido, mas inverte o flip-flop,
tornando-se um flip-flop T.
[21]
Tabela verdade do Flip-flop JK
J K Q
proximo
Ao
0 0 Q Mantem o estado
0 1 0 RESET
1 0 1 SET
1 1 NOT(Q) Inverte o estado
Flip-flop D
Flip-flop tipo D (delay, atraso)
[22]
um circuito sncrono de memria com uma entrada (D), um sinal de clock e
sadas Q e QQ, sendo esta ltima responsvel por realimentar o circuito com o valor memorizado.
[23]
Possui uma
entrada que se liga diretamente sada quando h alterao no clock.
[22]
Quando esta alterao ocorre, o flip-flop D
assume o valor 1 se D = 1 ou 0 se D = 0, independente do valor atual.
[22]
Pode-se interpretar este flip-flop como uma
primitiva linha de atraso ou hold de ordem zero, pois a informao ligada na sada um ciclo aps seu recebimento
na entrada.
[22]
o mais econmico e eficiente flip-flop em nmero de transistores e rea de silcio.
[24]
[1] Notas adicionais sobre Flip-flops (http:/ / sd.tagus.ist. utl. pt/ files/ FF/ Flipflops. html). Universidade Tcnica de Lisboa (1996). Pgina
visitada em 23 de fevereiro de 2012. "Muitas vezes, no projecto de um sistema digital, necessrio recorrer a circuitos lgicos cujo
comportamento depende, no s das entradas em cada momento, mas tambm do comportamento anterior dessas entradas, isto , circuitos
cujo comportamento determinado, parcial ou totalmente, pelas entradas que ocorreram no passado. Esses cicuitos desigam-se por circuitos
sequenciais."
[2] CIRCUITOS BIESTVEIS - LATCHES E FLIP-FLOPS (http:/ / docentes. fam. ulusiada. pt/ ~d1095/ SDI_Cap6_0506. pdf) (PDF) pp. 95.
Universidades Lusada. Pgina visitada em 23 de fevereiro de 2012.
[3] SISTEMAS DIGITAIS (http:/ / www. poli. br/ ~marcilio/ Sistemas Digitais/ Livros/ Sistemas Digitais/ Sumrio e Prefcio. pdf) (PDF). Escola
Politcnica de Pernambuco (1998). Pgina visitada em 22 de fevereiro de 2012.
[4] PROGRAMAO CLP: UMA APLICAO PARA CONTROLES DE ELEVADORES (http:/ / www3. iesam-pa. edu. br/ ojs/ index. php/
computacao/ article/ view/ 80/ 75) (PDF) pp. 28-29. Instituto de Estudos Superiores da Amaznia (2006). Pgina visitada em 22 de fevereiro
de 2012. "A necessidade de evitar a ocorrncia do estado no usado ou estado proibido algo que dificulta a criao de projetos de circuitos
seqenciais com latches RS. Para isso originou-se o latch D que construdo a partir do latch RS, de tal maneira que, pela colocao de um
inversor entre as entradas R e S, fica assegurado que nunca ocorrer a situao de entradas R=1 e S=1, o que tornava possvel o estado
proibido. Desta forma, a tabela de transio do latch D baseia-se na tabela do latch RS controlado, onde as entradas R e S passam a ser a
entrada D (com D=S) [...]."
[5] CIRCUITOS BIESTVEIS - LATCHES E FLIP-FLOPS (http:/ / docentes. fam. ulusiada. pt/ ~d1095/ SDI_Cap6_0506. pdf) (PDF) pp. 99.
Universidades Lusada. Pgina visitada em 23 de fevereiro de 2012.
[6] Tcnicas Digitais (http:/ / minerva.ufpel. edu. br/ ~guntzel/ TD/ TD_aula20. pdf) (PDF) pp. 14-16. Universidade Federal de Pelotas (2006).
Pgina visitada em 23 de fevereiro de 2012.
Circuito sequencial
4
[7] Elementos de Memria (http:/ / www. feng.pucrs.br/ ~decastro/ pdf/ ED_C7. pdf) (PDF) pp. 1. Pontifcia Universidade Catlica do Rio
Grande do Sul. Pgina visitada em 23 de fevereiro de 2012. "Um latch, por sua vez, caracterizado como um dispositivo biestvel
assncrono[...]."
[8] TP - CIRCUITO LATCH SR (http:/ / www.dei. uminho. pt/ pessoas/ lgoncalves/ Aulas2003-2004/ Latch SR. pdf) (PDF) pp. 1. Universidade
do Minho. Pgina visitada em 23 de fevereiro de 2012. "Latch um circuito capaz de armazenar um bit de informao (0 ou 1) enquanto o
circuito estiver ligado."
[9] CIRCUITOS BIESTVEIS - LATCHES E FLIP-FLOPS (http:/ / docentes. fam. ulusiada. pt/ ~d1095/ SDI_Cap6_0506. pdf) (PDF) pp. 95.
Universidades Lusada. Pgina visitada em 23 de fevereiro de 2012.
[10] Circuitos Seqenciais (http:/ / www. inf. ufsc.br/ ine5365/ circseq. html). Universidade Federal de Santa Catarina. Pgina visitada em 23 de
novembro de 2012. "A forma mais bsica de implementar-se um circuito lgico de memria conhecida como latch, que significa, em
portugus, trinco, ferrolho."
[11] Stephen Brown; Zvonko Vranesic. Fundamentals of Digital Logic with VHDL Design (em Ingls). 2ed. Dept. of Electrical and Computer
Engineering - University of Toronto:McGraw-Hill, 2005. ISBN 0-07-246085-7
[12] Experincia 1 Elementos de Memria e Circuitos Seqenciais Assncronos (http:/ / pessoal. utfpr. edu. br/ valfredo/ arquivos/ ED_exp01.
pdf) (PDF) pp. 2. Universidade Tecnolgica Federal do Paran. Pgina visitada em 22 de fevereiro de 2012.
[13] Circuitos Digitais em Modo de Corrente (https:/ / ria.ua. pt/ bitstream/ 10773/ 3710/ 1/ 4912. pdf) (PDF) pp. 40. Universidade de Aveiro
(2010). Pgina visitada em 22 de fevereiro de 2012. "A Latch-D possui duas entradas (D e CLK) e duas sadas (Q e !Q). A principal
caractersticas funcional de uma Latch-D que o valor lgico da entrada de dados D transferido para a sada Q toda vez que o CLK = 1;
Se CLK = 0, mantm o mesmo estado."
[14] Digital Logic Circuits (http:/ / books. google. com.br/ books?id=MfapI7UIr9YC& lpg=PP1& hl=pt-BR& pg=PP1#v=onepage& q&
f=false) (em ingls) pp. 5-7. Google Books (1 de janeiro de 2009). Pgina visitada em 10 de maro de 2012. "As shown in the truth table, the
Q output follows the D input. For this reason D latch is sometimes called transparent latch."
[15] Digital Electronics And Logic Design (http:/ / books. google. com. br/ books?id=rkKl76_xUK0C& lpg=PP1& hl=pt-BR&
pg=PP1#v=onepage& q& f=false) (em ingls) pp. 423. Google Books (1 de janeiro de 2007). Pgina visitada em 10 de maro de 2012. "As
shown in the truth table, the Q output follows the D input. For this reason D latch is sometimes called transparent latch."
[16] Digital Logic Design & applications (http:/ / books.google. com. br/ books?id=IIXwFXbPU_IC& lpg=PP1& hl=pt-BR&
pg=PP1#v=onepage& q& f=false) (em ingls) pp. 6-9. Google Books (1 de janeiro de 2008). Pgina visitada em 10 de maro de 2012. "As
shown in the truth table, the Q output follows the D input. For this reason D latch is sometimes called transparent latch."
[17] Aplicao Da Lgica Fuzzy Em Software E Hardware (http:/ / books. google. com. br/ books?id=xpZa1-1Cm0cC& lpg=PP1& hl=pt-BR&
pg=PP1#v=onepage& q& f=false) pp. 74. Google Books (2003). Pgina visitada em 11 de maro de 2012. "Um flip-flop JK pode memorizar
um nico bit de informao. O prximo estado de sada, Q (t+1), caracterizado como uma funo do estado presente Q(t) e das duas
entradas presentes, K(t) e K(t) [...]."
[18] ELETRNICA DIGITAL (http:/ / william.megaohm. info/ turmas_2012_1/ digital/ Apostila_Digital_2010. pdf) (PDF). Escola Tcnica
Estadual Monteiro Lobato pp. 49. Prof. William Henrique Boff. Pgina visitada em 6 de abril de 2012. "Os Flip-Flops JK so largamente
utilizados em contadores[...]."
[19] CIRCUITOS LGICOS APOSTILA (http:/ / static.schoolrack. com/ files/ 103100/ 304339/ Apostila_01. pdf) (PDF). Universidade
Paulista pp. 60. Pgina visitada em 6 de abril de 2012. "O flip-flop JK nada mais que um RS com realimentao"
[20] UMA CONTRIBUIO AO ESTUDO DAS REDES MUTUAMENTE CONECTADAS DE DPLLS USANDO MODELOS DE TEMPO
DISCRETO (http:/ / www.teses.usp.br/ teses/ disponiveis/ 3/ 3139/ tde-01102008-101015/ publico/ Dissertacao_MVRUNZUETA. pdf)
(PDF) pp. 15. Universidade de So Paulo (2008). Pgina visitada em 11 de maro de 2012. "Trata-se de um dispositivo que detecta a
transio positiva ou negativa dos sinais de entrada, ou seja, quando aplicamos uma borda de subida na entrada J desse "flip-flop", sua sada
Q vai a nvel lgico 1 - caso ainda no esteja - e quando aplicamos uma borda de descida na entrada K, a sada Q vai a nvel 0."
[21] PROGRAMAO CLP: UMA APLICAO PARA CONTROLES DE ELEVADORES (http:/ / www3. iesam-pa. edu. br/ ojs/ index. php/
computacao/ article/ view/ 80/ 75) (PDF) pp. 30. Instituto de Estudos Superiores da Amaznia (2006). Pgina visitada em 11 de maro de
2012. "O flip-flop J-K aprimora o funcionamento do flip-flop S-R interpretando a condio S = R = 1 como um comando de inverso.
Especficamente, a combinao J = 1, K = 0 um comando para ativar (set) a sada do flip-flop; a combinao J = 0, K = 1 um comando
para desativar (reset) a sada do flip-flop; e a combinao J = K = 1 um comando para inverter o flip-flop, trocando o sinal de sada pelo
seu complemento. Fazendo J = K o flip-flop J-K se torna um flip-flop T, ou seja, ele no leva a um estado proibido e sim a uma
complementao do estado anterior[...]."
[22] PROGRAMAO CLP: UMA APLICAO PARA CONTROLES DE ELEVADORES (http:/ / www3. iesam-pa. edu. br/ ojs/ index. php/
computacao/ article/ view/ 80/ 75) (PDF) pp. 31. Instituto de Estudos Superiores da Amaznia (2006). Pgina visitada em 10 de maro de
2012. "O flip-flop D ("delay" ou atraso) possui uma entrada, que ligada diretamente sada quando o clock mudado. Independentemente
do valor atual da sada, ele ir assumir o valor 1 se D = 1 quando o clock for mudado ou o valor 0 se D = 0 quando o clock for mudado. Este
flip-flop pode ser interpretado como uma linha de atraso primitiva ou um hold de ordem zero, [...] visto que a informao ligada na sada
um ciclo depois de ela ter chego na entrada [...]."
[23] SNTESE DE CIRCUITOS COM MEMRIA EM LGICA MULTINVEL (http:/ / repositorio. cbc. ufms. br:8080/ jspui/ bitstream/
123456789/ 653/ 1/ Meliton Apaza Tito.pdf) (PDF) pp. 29. Biblioteca Central da Universidade Federal do Mato Grosso do Sul (2008). Pgina
visitada em 10 de maro de 2012. "O flip-flop tipo D um circuito sncrono de memria com uma entrada (D), um sinal do clock e as sadas
Q e QQ, esta ltima encarregada de realimentar o circuito com o valor memorizado. O flip-flop tipo D memoriza a entrada D na sada Q
Circuito sequencial
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em tempos definidos pelo clock (borda ascendente), significa, depois de um tempo de retardo (delay) de onde toma seu nome (tipo D)[...]."
[24] DESIGN DE UM CIRCUITO INTEGRADO CONVERSOR ANALGICO-DIGITAL (http:/ / www. ppgia. pucpr. br/ ~laplima/ ensino/ pfec/
concluidos/ 2010/ convanadig. pdf) (PDF) pp. 38. Pontifcia Universidade Catlica do Paran (2010). Pgina visitada em 10 de maro de
2012. "O mais econmico e eficiente flip-flop em termos de nmero de transistores e rea de silcio o flip-flop D."
Ligaes externas
Como tudo funciona - Lgica booleana/flip-flop (http:/ / informatica. hsw. uol. com. br/ logica-booleana3. htm)
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Circuito sequencial Fonte: http://pt.wikipedia.org/w/index.php?oldid=30334905 Contribuidores: !Silent, Fvmp, MisterSanderson, RaulAdriano, ThauanaTeixeira
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