27 CAPTULO 2 ELEMENTOS DE LGICA SEQUENCIAL Sumrio 2.1. Introduo ............................................................................................................................ 29 2.2. Flip-Flops .............................................................................................................................. 30 2.1.1. Flip-Flop RS Bsico ........................................................................................................

. 30 2.1.2. Flip-Flop RS com Clock .................................................................................................. 32 2.1.3. Flip-Flop JK .................................................................................................................... 33 2.1.4. Entradas Assncronas ....................................................................................................... 34 2.1.5. Flip-Flop JK com Preset e Clear ...................................................................................... 34 2.1.6. Circuitos de Disparos....................................................................................................... 35 2.1.6.1. Disparo na Borda de Subida ou Positiva .................................................................... 36 2.1.6.2. Disparo por Borda de Descida ou Negativa ............................................................... 36 2.1.6.3. FF JK com Circuito de Disparo ................................................................................. 37 2.1.7. Flip-Flop tipo T ............................................................................................................... 38 2.1.8. Flip-Flop tipo D............................................................................................................... 39 2.1.9. Consideraes quanto a Energizao de um flip-flop. ...................................................... 39 2.2. Circuitos Geradores de Clock ............................................................................................. 40 2.2.1. Oscilador Schmitt-Trigger ............................................................................................... 40 2.2.2. Multivibrador Astvel com CI LM555 ............................................................................. 40 2.3. Aplicaes de Flip-Flops ...................................................................................................... 41 2.3.1. Circuito Anti-Trepidao ................................................................................................. 41 2.3.2. Detector de Sequncia de Entrega .................................................................................... 42 2.3.3. Divisor de Frequncia ...................................................................................................... 42 2.4. Exerccios de Fixao .......................................................................................................... 44

Curso de Lgica Sequencial Cap. 2: Elementos de Lgica Sequencial

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28 CAPTULO 2 ELEMENTOS DE LGICA SEQUENCIAL Como citado, o campo da eletrnica digital basicamente dividido em duas reas: Lgica Combinacional e Lgica Sequencial. Nesse captulo vamos estudar os principais elementos de lgica sequencial, seus funcionamentos e suas principais aplicaes. Aps esse captulo voc dever ser capaz de: (1) Entender o funcionamento dos Flip-Flops e suas principais aplicaes; (2) Distinguir o funcionamento de entradas sncronas e assncronas em dispositivos sequenciais; (3) Utilizar o mapa de pulsos como ferramenta na visualizao do funcionamento de circuitos sequenciais.

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29 2.1. Introduo Nos circuitos combinacionais as sadas dependem, nica e exclusivamente, das variveis de entrada. J em circuitos sequenciais, as sadas dependem das variveis de entrada e do valor presente na sada anteriormente. Em outras palavras, so sistemas realimentados, onde as sadas do sistema so novamente inseridas como entradas e fazem parte do processamento das informaes. Esses sistemas so geralmente sincronizados com uma entrada chamada clock, ou seja, so sistemas pulsados. A figura 2.1 apresenta um diagrama geral de um sistema sequencial, onde existe a realimentao da sada como entrada.

Figura 2.1 Diagrama geral de um circuito sequencial.

Como exemplo, mostramos na figura 2.2 um circuito de memria, onde a sada depende da entrada e do estado anterior da sada.

Figura 2.2 Circuito bsico de memria onde a sada depende tambm da sada do sistema.

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30 2.2. Flip-Flops De forma geral, representamos o flip-flop como um bloco onde temos 2 sadas complementares Q e Q, entradas para as variveis e uma entrada de controle (clock). A sada Q ser a principal do bloco. A figura 2.3 ilustra um FF genrico:

Figura 2.3 Esquema geral de um Flip-Flop.

Este dispositivo possui basicamente 2 estados de sada, por isso chamado biestvel. Para o FF assumir um destes estados necessrio que haja uma combinao das variveis e do pulso de controle (clock). Aps esse pulso, o FF permanecer neste estado at a chegada de um novo pulso de clock e, ento, de acordo com as variveis de entrada, mudar ou no de estado. Os dois estados possveis: 1) Q = 0; Q = 1 2) Q = 1; Q = 0

2.1.1. Flip-Flop RS Bsico

Primeiramente, vamos analisar o FF RS Bsico, construdo a partir de portas NE e inversores, cujo circuito visto na figura 2.4.

Figura 2.4 Flip-Flop RS Bsico.

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31 Notamos que os elos de realimentao fazem com que as sadas sejam injetadas juntamente com as variveis de entrada, ficando claro, ento, que os estados que as sadas iro assumir dependero de ambas. Para analisarmos o comportamento do circuito, vamos construir a tabela verdade, levando em considerao a 2 variveis de entrada (S e R) e a sada Q anterior (Qa) aplicao das entradas resultando na sada futura (Qf):

S 0 0 0 0 1 1 1 1

R 0 0 1 1 0 0 1 1

Qa 0 1 0 1 0 1 0 1

Qf

A partir dessa anlise, podemos resumir a tabela de um FF RS Bsico:

S 0 0 1 1

R 0 1 0 1

Qf

A entrada S denominada Set, pois quando acionada (com nvel 1), estabelece nvel na sada, e a entrada R denominada Reset, pois quando acionada (tambm com nvel 1), estabelece nvel 0 na sada. Este circuito ir mudar de estado apenas no instante em que mudam as variveis de entrada.

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32 2.1.2. Flip-Flop RS com Clock

Para que o FF RS Bsico seja controlado por uma sequncia de pulsos de clock, basta trocarmos os 2 inversores por portas NAND, e s outras entradas destas portas, injetarmos o clock, mostrado na figura 2.5.

Figura 2.5 Flip-Flop RS com Clock.

Neste circuito, quando CLK = 0, o FF permanecer no seu estado, mesmo que variem as entradas S e R. Quando CLK = 1, o circuito ir se comportar como um FF RS Bsico, portanto:

CLK 0 1

Qf Qa RS Bsico

De maneira geral, podemos concluir que o circuito funcionar quando CLK = 1 e ficar travado quando CLK = 0. O FF RS com clock pode ser representado pelo bloco descrito na figura 2.6.

Figura 2.6 Bloco bsico de um Flip-Flop RS com Clock. Curso de Lgica Sequencial Cap. 2: Elementos de Lgica Sequencial | Prof. Marcelo Wendling

33 2.1.3. Flip-Flop JK

Para solucionar o problema do estado proibido, quando tratamos de FF RS Bsico, faz-se utilizao de realimentaes como mostra a figura 2.7.

Figura 2.7 Flip-Flop JK.

Vamos levantar a tabela verdade do FF JK com entrada CLK = 1:

J 0 0 0 0 1 1 1 1

K 0 0 1 1 0 0 1 1

Qa Qa 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0

S 0 0 0 0 1 0 1 0

R 0 0 0 1 0 0 0 1

Qf Qa Qa Qa (Qa = 0) 0 1 Qa (Qa = 1) Qa (Qa = 0) Qa (Qa = 1)

A tabela simplificada :

J 0 0 1 1

K 0 1 0 1

Qf Qa 0 1 Qa
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34 A figura 2.8 demonstra o circuito do FF JK completo.

Figura 2.8 Circuito completo do Flip-Flop JK.

2.1.4. Entradas Assncronas

As entradas S e R (com clock), J e K, por exemplo, so consideradas entradas sncronas, pois s influenciam o circuito quando so habilitadas pelo sinal de clock, portanto possuem um sincronismo com a entrada clock. Porm existem entradas que no dependem dos sinais de clock para efetuarem aes no circuito. So as chamadas entradas assncronas e so elas: preset e clear. A entrada preset fora Q = 1, independente das outras entradas e do clock. J a entrada clear fora Q = 0, tambm independente de outras entradas.

2.1.5. Flip-Flop JK com Preset e Clear

Conforme dito, o flip-flop poder assumir valores Q =1 e Q = 0 mediante a utilizao das entradas preset e clear. Estas entradas so inseridas no circuito, conforme mostra a figura 2.9. Podemos observar que mesmo com CLK = 0, portanto com J e K bloqueadas, podemos impor ao circuito Q = 1 com PR (preset) = 0 ou Q = 0 com CLR (clear) = 0. Outra observao que quando PR = CLR = 1, o circuito funciona normalmente como sendo um flip-flop JK. Um fator importante que as entradas PR e CLR no podem assumir o valor 0 simultaneamente (PR = CLR = 0), pois acarretaria uma situao no permitida. CLR 0 0 1 1 PR 0 1 0 1 Q NO PERMITIDO 0 1 FUNCIONAMENTO NORMAL
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35

Figura 2.9 Circuito do Flip-Flop JK com as entradas preset e clear.

Para facilitar, utilizamos um bloco representativo mostrado na figura 2.10.

Figura 2.10 Bloco representativo do flip-flop JK.

Os crculos na simbologia do bloco, indicam que as entradas Preset e Clear so ativadas por nvel 0, ou seja, funcionam com nvel 0 aplicado. Para utilizar essas entradas com nvel 1, basta colocar inversores no circuito e, na simbologia, excluir os crculos empregados.

2.1.6. Circuitos de Disparos

O flip-flop apresenta uma caracterstica indesejvel. Quando a entrada clock for igual a 1, teremos o circuito funcionando como sendo um circuito combinacional. Nessa situao, se houver mudana nas entradas J e K, o circuito apresentar uma nova sada, podendo alterar seu estado tantas vezes quantas alterarem os estados das entradas J e K.

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36 Para corrigir esse problema, utilizamos circuitos auxiliares, baseados nos atrasos de propagao das portas lgicas, que sensibilizam o circuito apenas quando ocorre a transio positiva (de o para 1) ou negativa (de 1 para 0) do clock, ou seja, o circuito muda de estado apenas uma vez, de acordo com os valores presentes nas entradas J e K. Esses circuitos auxiliares so chamados de Circuitos de Disparos, onde enviaro nveis de sinal apenas na transio do sinal de clock.

2.1.6.1. Disparo na Borda de Subida ou Positiva

O circuito de disparo por borda positiva mostrado na figura 2.11.

Figura 2.11 Circuito de disparo por borda de subida.

Sua tabela de funcionamento pode ser vista abaixo, lembrando que essa tabela exibe os atrasos de propagao nas portas lgicas para determinao do estado da sada.

CLK CLK' CLKB

2.1.6.2. Disparo por Borda de Descida ou Negativa O circuito de disparo por borda positiva mostrado na figura 2.12.

Figura 2.12 Circuito de disparo por borda de descida.

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37 Sua tabela de funcionamento pode ser vista abaixo:

CLK CLK' CLKB

2.1.6.3. FF JK com Circuito de Disparo

O circuito completo de um flip-flop JK com entradas assncronas e circuito de disparo por borda negativa descrito na figura 2.13.

Figura 2.13 Flip-flop JK com circuito de disparo.

A figura 2.14 mostra a simbologia para identificar o circuito sensvel descida e subida do clock com as entradas assncronas preset e clear:

Figura 2.14 Simbologia padro de um flip-flop JK. Curso de Lgica Sequencial Cap. 2: Elementos de Lgica Sequencial | Prof. Marcelo Wendling

38 2.1.7. Flip-Flop tipo T

A figura 2.15 representa um FF tipo T, que nada mais do que um flip-flop JK com as entradas J e K em curto, eliminando assim parte da tabela verdade onde as entradas J e K so diferentes:

J 0 0 1 1

K 0 1 0 1

Q Qa 0 1 Qa

T 0 1

Q Qa Qa

Figura 2.15 Flip-flop tipo T, sua simbologia e tabela de operao.

Dizemos que quando T = 1, o flip-flop est em Toggle Mode (Modo de Comutao) onde a cada descida do clock, a sada apresenta um estado complementar ao anterior. Isso ser muito utilizado no estudo de contadores assncronos que sero estudados posteriormente.

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39 2.1.8. Flip-Flop tipo D

A figura 2.16 representa um FF tipo D, que nada mais do que um FF JK com as entradas J e K complementares, eliminando assim parte da tabela verdade onde as entradas J e K so iguais:

J 0 0 1 1

K 0 1 0 1

Q Qa 0 1 Qa

D 0 1

Q 0 1

Figura 2.16 Flip-flop tipo T, sua simbologia e tabela de operao.

2.1.9. Consideraes quanto a Energizao de um flip-flop.

Quando o circuito de um flip-flop energizado, no possvel prever o estado inicial da sada quando as entradas estiverem desativadas. Portanto, se a aplicao em questo exigir um estado inicial especfico, deve-se garantir esse estado utilizando as entradas assncronas (PRE e CLR). Sendo assim, para garantir o pulso exigido em uma das entradas assncronas, faz-se uso de um circuito RC conectado a elas, como mostra a figura 2.17.

Figura 2.17 Circuito RC para garantir que a sada Q seja 0 quando o circuito energizado. Curso de Lgica Sequencial Cap. 2: Elementos de Lgica Sequencial | Prof. Marcelo Wendling

40 2.2. Circuitos Geradores de Clock 2.2.1. Oscilador Schmitt-Trigger

CI 7414

FREQUNCIA

CONDIO

74LS14

74HC14

0,8 RC 0,8 f RC 1,2 f RC f

R 500

R 2k
R 10M

2.2.2. Multivibrador Astvel com CI LM555

T 5V

0V t1 t2

t1 0,693.RB .C t 2 0,693.( R A RB ).C T t1 t 2 f 1 T

RA 1k RA RB 6,6M C 600 pF

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41 2.3. Aplicaes de Flip-Flops 2.3.1. Circuito Anti-Trepidao

Quando utilizamos chaves mecnicas, aos acionarmos seus contatos, so geradas trepidaes aleatrias, como mostrado na figura 2.18:

Figura 2.18 Trepidao aleatria gerada por chaves mecnicas.

Para eliminar a trepidao dos contatos mecnicos, utilizamos o circuito mostrado na figura 2.19:

Figura 2.19 Circuito anti-trepidao utilizando flip-flop RS. Curso de Lgica Sequencial Cap. 2: Elementos de Lgica Sequencial | Prof. Marcelo Wendling

42 2.3.2. Detector de Sequncia de Entrega

O circuito da figura 2.20 indica qual entre dois sinais distintos chegou primeiro no flip-flop:

Figura 2.20 Circuito detector de sequncia de entrega.

A B Q
Q=1 A vai a 1 antes que B.

A B Q
Q=0 B vai a 1 antes que A.

2.3.3. Divisor de Frequncia

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43

CLR CLK QA QB QC
f f/2 f/4 f/8

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44 2.4. Exerccios de Fixao 1) Levante a tabela verdade do Flip-Flop da figura abaixo e identifique as entradas S e R.

2) Construa as tabelas verdade de cada um dos circuitos abaixo (X / Y / Qa e Qf) e, a partir dessas tabelas, monte tabelas simplificadas (X / Y / Q).

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45

3) Qual o estado de repouso das entradas PR e CLR? Qual o estado ativo de cada entrada? 4) Quais sero os estados Q e Q aps a entrada CLR ser ativada ?

5) Quando o circuito de qualquer FF energizado, impossvel determinar os estados iniciais de Q e Q. O que poderia ser feito para garantir que um FF sempre comece no estado em que Q = 1? 6) Quando a entrada PRE ativada, qual o estado das sadas Q e Q?

7) Quais so os dois tipos reconhecimento de entradas de clock que um FF possui?

8) Qual o significado do termo disparado por borda?

9) Que condio de entrada para J e K sempre faz a sada Q = 1 no instante em que ocorre a transio ativa de CLK?

10) Qual a diferena entra a operao de uma entrada sncrona e a de uma entrada assncrona? 11) Um FF D pode responder s entradas D e CLK enquanto PR=1? E quando PR=0?

12) Relacione as condies necessrias para que um FF JK disparado por borda positiva e com entradas assncronas ativas em nvel baixo comute para o estado oposto. Represente esse FF com a simbologia padro.

13) Indique se verdadeiro ou falso e justifique: A entrada SET nunca pode ser usada para gerar Q = 0. A entrada CLK afeta a sada do FF apenas quando ocorre uma transio ativa na entrada de controle. iii) Um FF JK pode ser usado como um FF RS, porm um FF RS no pode ser usado como um FF JK. iv) A sada Q ser igual ao nvel lgico na entrada D em todos os instantes.
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i) ii)

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46 14) Construa as tabelas verdade dos FF tipo RS, JK, T e D. Todos devem conter as entradas assncronas PR e CLR, alm de serem ativados por borda de subida. Desenhe cada um de seus smbolos padro.

15) Utilizando um flip-flop tipo D e um circuito combinacional externo, elabore um flip-flop tipo T. 16) Utilizando um flip-flop tipo D e um circuito combinacional externo, elabore um flip-flop JK. 17) Utilizando um flip-flop tipo T e um circuito combinacional externo, elabore um flip-flop tipo D. 18) Utilizando um flip-flop tipo T e um circuito combinacional externo, elabore um flip-flop JK.

19) Para cada um dos mapas de pulso abaixo, analise o que ocorre e esboce a sada Q, considerando FF ideais e ativados por borda de descida:

CLR' CLK J K Q

PR' CLK J K Q
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47

PR' CLR' CLK D Q

PR' CLR' CLK T Q

20) A partir do circuito abaixo, complete o mapa de pulsos (Q e Q), sabendo que a constante de tempo RC do circuito atua instantes antes do mapa de pulsos comear a ser escrito.

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48

pre' clr' clk J K Q Q'

21)

Completar o mapa de pulsos referente ao circuito abaixo, sabendo que a constante de tempo RC do circuito atua instantes antes do mapa de pulsos comear a ser escrito.

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49

x ckA ckB clk pre' clr' j k q1 q1' q2

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