CENTRO FEDERAL DE EDUCAÇÃO

TECNOLÓGICA CELSO SUCKOW DA FONSECA

GRADUAÇÃO EM ENGENHARIA ELÉTRICA

Pré-relatório + relatório de circuitos lógicos: experimento 3

Grupo:

Lucas Tavares de Azevedo

João Vitor Barbosa

Bruno Siqueira

Professor:

JONATHAN NOGUEIRA GOIS

Nova Friburgo
2022

Preparatório:

(2.1) Descrever o funcionamento do Flip-flop SR simples;

O Latch SR simples pode ser descrito, morfo-funcionalmente, como o conjunto

de duas entradas (Set e Reset) que dão origem ao nome do circuito, unidas a
portas NAND ou NOR que tanto se ligam as suas respectivas saídas Q’ e Q
quanto as saídas das entradas opostas, realizando assim uma oposição de
estados lógicos, onde, se uma das entradas estiver ligada, a outra
obrigatoriamente será desligada. A tendencia desse circuito, por ter memória, é
manter seu estado lógico anterior uma vez que ambas as entradas foram
desativadas, o que chamamos de “estado mantido”, ademais, com a função set
e reset se anulam (uma não podem funcionar ao mesmo tempo), o que gera,
quando ambas estão ativadas o “estado proibido” do circuito, onde este não
acende nenhum led.
(2.2) Mostrar as principais características dos Flip-flops SR, JK, D e T;
2.2.1 Flip Flop RS:
Possui mantenimento de estado para ambas as entradas iguais a zero e função
“proibida” (desativação) quando ambas as entradas forem um, pois não há como
“setar” e “resetar” o sistema ao mesmo tempo. Para aqueles RS’s acrescidos de clock,
quando o clock está ativo, a entrada set ativa, resultando numa saída Q=1 e o oposto,
clock inativo, ativa a entrada reset e resulta numa saída Q=0.

2.1.1 Flip Flop JK:

Possui duas entradas J e K análogas as S e R, sua principal característica é

a resolução da função “proibida” do Latch SR, onde ambas entradas ativadas
faziam o sistema desligar. Aqui, teremos a inversão das saídas quando ambas
forem um, ou seja, Q’=Q e Q=Q’ de acordo com o estado do sistema.

Pode vir a possuir uma configuração “Mestre-escravo”, onde haverá a

duplicação do latch, acrescida de portas NAND nas entradas e saídas do
primeiro flip-flop, sendo este C.I o mestre e o conseguinte C.I o escravo.
Quando o C.I mestre se encontrar ativo, o C.I escravo receberá a informação
deste e se manterá desativado, para quando o mestre for desligado, o escravo
ligar e repassar a informação as saídas do sistema.

2.1.3 Flip Flop T:

Originado pela “curto-circuitagem” de ambas entradas de um flip-flop JK em

uma única, chamada de T (abreviação de “Toggle”, alternadora), também
possui uma entrada para clock e uma reset, que funcionam dependentes, se
“R” está desligada, a função CLK será inibida para cada subida nova do
diagrama de tempo, impedindo variação de estado das saídas. Basicamente,
um flip-flop onde o estado das saídas é alternado a cada nova borda de subida
e descida do clock quando a entradas T e R estiverem em nível lógico 1.

2.1.4 Flip Flop D:

Os flip-flops D (data) possuem entradas D e clock e saídas Q e Q’. Estes são,

basicamente, flip-flops nos quais o estado da saída Q é igualado ao estado da
entrada D nas bordas de subida do clock. Para modelar um flip-flop D, basta
ramificar uma entrada D a entrada J do flip-flop JK e o outro ramo, negado com
uma porta NOT, à entrada K.

(2.3) Descrever as vantagens do Flip-flop Mestre-Escravo;

O latch JK, aparentemente, não possui estados “proibidos”, mas é limitado as

aos tempos de permanência num estado lógico até a próxima mudança de
estado, o que pode acarretar atraso de informação caso esse espaço de tempo
não seja suficientemente estreito. Para contornar tal situação, foram
desenvolvidos os JK’s Mestre-Escravo, que reduzem esse tempo de condução
da informação, pois a duplicação do latch, acrescida de portas NAND nas
entradas e saídas do primeiro flip-flop fazem com que o C.I mestre ativo envie
as informações ao C.I escravo desativado, que ao receber a informação
ativará, desligando o mestre e impedindo o fluxo de novas informações até que
a primeira “síntese informativa” seja terminada. O liga e desliga do sistema faz
com que a transição entre os estados lógicos seja mais rápida e efetiva.

(2.4) Descreva as vantagens de inserir as funções PRESET e CLEAR aos FF’s.

Essas duas entradas têm funções semelhantes às entradas S e R, a

diferença é que as entradas PRE e CLR podem mudar o estado das saídas do
flip-flop a qualquer momento, independente do estado do clock. Para adicionar
as entradas PRE e CLR ao nosso flip-flop, precisaremos acrescentar uma
entrada a cada porta NAND do circuito e, após isso, conectar as entradas PRE
e CLR invertidas com uma porta NOT, nas portas NAND.

(2.5) Projete um FF-SR simples usando portas NOR. Mostre sua tabela verdade e
explique o seu funcionamento.

Presente na seção (3.1) da simulação

(2.6) Usando o FF-JK, projete um registrador de deslocamento de 4 bits.

Presente na seção (3.3) da simulação

Simulação:
(3.1) Simule todos os flip-flops e verifique a tabela verdade;

Figura 1: Latch D em funcionamento, ao lado sua tabela verdade. Fonte: autoria

Figura 2: Note que quando o latch D está somente com o clock ligando, a luz do Q barrado acende, ou seja,
corresponde com meu Qf sendo igual a zero (Q barrado = negação, negação = 0).
Figura 3:Latch JK feito com portas lógicas (acima) e latch JK feito com C.I. O software utilizado (Circuit Maker) não
foi capaz de "rodar" o circuito feito com portas lógicas, por isso a implementação do C.I.

Figura 4: Latch Toogle, implementado no Circuit Maker. Novamente, assim como o Latch JK, o software não
conseguiu "rodar" o circuito feito com portas lógicas (acima), sendo necessário usar o C.I correspondente (abaixo).
Fonte: autoria.
Figura 5: Latch Toogle em funcionamento, complementar a figura 4. Fonte: autoria

Figura 6: Latch SR (esquerda) e sua tabela verdade (a direita), projetado com portas lógicas. Fonte: autoria

Figura 7: Latch SR em funcionamento, complementar a figura 6. Fonte: autoria

Figura 8:Latch SR em funcionamento, complementar a figura 6 e 7. Fonte: autoria

(3.2) Simule o Projeto 1;

Implementado no Latch SR.
(3.3) Simule o Projeto 2;

Figura 9: Registrador de deslocamento de quatro bits, implementado no circuit maker. Fonte: autoria.
Figura 10:Figura 9: Registrador de deslocamento de quatro bits, implementado no circuit maker. Fonte: autoria.

Preparatório:
(4.1) Implemente o circuito do Projeto 1;

Figura 11: Circuito Flip-flop SR projetado laboratorialmente, note que ambas entradas estão ligadas no zero,
acendendo o led e mantendo o estado do sistema. Fonte: autoria
4.2) Implemente o circuito do Projeto 2;

Figura 12: Circuito de um registrado de deslocamento de quatro bits, projeto laboratorialmente. Note que na
imagem, o valor da entrada está em um e o clock foi "setado" quatro vezes, acendendo os quatro leds (número
binário 1111 ou 8 decimal). Fonte: autoria.

Conclusão:
Com base no exposto acima e, desconsiderando as falhas do software
“Circuit Maker” na hora de simular os Latchs JK e T feitos com portas lógicas,
contornadas via aplicação de C.I’s correspondentes, o grupo pôde considerar,
com base nos resultados provados pelas figuras desse trabalho, que o
experimento foi um sucesso.