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TRABALHO DE INVESTIGAÇÃO DE
SISTEMA DIGITAIS II
TEMA:
SISTEMAS SEQUÊNCIAS COM BIESTÁVIES
TURMA : EIMK2.1
DEZEMBRO/2023
UNIVERSIDADE TÉCNICA DE ANGOLA
FACULDADE DE ENGENHARIAS – FAE
DEPARTAMENTO DE ENSINO E INVESTIGAÇÃO DE TECNOLOGIAS DE INFORMAÇÃO E
COMUNICAÇÃO - DEITIC
TRABALHO DE INVESTIGAÇÃO DE
SISTEMA DIGITAIS II
TEMA:
SISTEMAS SEQUÊNCIAS COM BIESTÁVIES
INTEGRANTES DO GRUPO
3. CONCLUSÃO ...................................................................................... 13
4
2. CIRCUITOS SEQUENCIAS COM BIESTÁVEIS
O bloco básico dos circuitos sequencias é o circuito biestável. Este nome
tem origem pelo facto do circuito ter dois estados estáveis, ou seja duas condições
em que o circuito apresenta um estado que se mantém até a mudança de alguma
condição.
Ex. A transição de uma das suas entradas.
2.1. CARACTERÍSTICAS
2.2 FLIP-FLOP
Como indicado no símbolo da Figura 1, um flip-flop pode ter uma ou mais entradas
usadas para fazer com que ele alterne entre seus possíveis estados de saída.
A maioria das entradas dos flip-flop precisa ser apenas momentaneamente ativada
(pulsada) para provocar a mudança de estado na saída do flip-flop, sendo que a saída
permanece no novo estado mesmo após o pulso de entrada terminar. Essa é a característica
de memória dos flip-flop.
Com relação a saída Q é considerada a saída normal do flip-flop, enquanto a saída /Q é a
saída invertida do FF. Sempre que mencionamos o estado do flip-flop, estamos nos
referindo ao estado da saída normal (Q). É importante destacar que o estado de Q é sempre
o inverso do estado de Q’. Por exemplo, se dissermos que um flip-flop está no estado
ALTO (1), estamos nos referindo a Q = 1, enquanto o estado de Q’ é 0. De maneira
análoga, se um flip-flop estiver no estado BAIXO (0), isso significa que Q = 0, enquanto
Q’ será igual a 1.
Existem dois estados possíveis de operação para um flip-flop:
O estado ALTO ou 1 (Q = 1/Q’ = 0) também é conhecido como estado SET.
Sempre que os níveis nas entradas de um flip-flop fazem sua saída ir para o estado Q = 1,
dizemos que o flip-flop foi setado.
O estado BAIXO ou 0 da saída (Q = 0/Q’ = 1) é denominado CLEAR ou RESET.
Sempre que os níveis nas entradas do flip-flop fazem sua saída ir para o estado Q = 0,
dizemos que o flip-flop foi resetado.
É importante destacar que muitos flip-flops possuem entradas SET e/ou CLEAR
(RESET), utilizadas para colocar a saída em um estado específico.
1. Flip-flop T ("toggle"),
2. Flip-flop S-R ("set-reset"),
3. Flip-flop J-K
4. Flip-flop D ("data").
2.2.1 Flip-flop Tipo T
T Q
0 Qa
1 Qa “barrado”
Tabela de transição do Flip Flop do Tipo T
2.2.2 Flip-flop SR
O flip-flop "set/reset" ativa (set, muda sua saída para o nível lógico 1, ou
retém se este já estiver em 1) se a entrada S ("set") estiver em 1 e a entrada R
("reset") estiver em 0 quando o clock for mudado. O flip-flop desativa (reset, muda
sua saída para o nível lógico 0, ou a mantém se esta já estiver em 0) se a entrada R
("reset") estiver em 1 e a entrada S ("set") estiver em 0 quando o clock estiver
habilitado. Se ambas as entradas estiverem em 0 quando o clock for mudado,
a saída não se modifica. Se, entretanto, ambas as entradas estiverem em 1 quando
o clock estiver habilitado, nenhum comportamento particular é garantido. Isto é
comumente escrito na forma de uma "tabela verdade".
Algumas literaturas dizem que o D desse Flip-Flop significa Dados (data) e outras
dizem que é de Atraso (delay). Para o primeiro caso seria o fato de ele armazenar
um bit de informação. Já o segundo caso seria uma analogia aos atrasos dentro de
componentes de eletrônica analógica ao qual esse circuito teria comportamento
parecido; o de atraso, de mudar depois.
2.3.1. Latch SR
Um latch SR (Set/Reset) é um dispositivo assíncrono: funciona
independentemente dos sinais de controle e depende apenas do estado das entradas
S e R. Na imagem, podemos ver que um latch SR pode ser criado com duas portas
NOR que possuem um loop de feedback cruzado. As travas SR também podem ser
feitas a partir de portas NAND, mas as entradas são trocadas e negadas. Neste caso,
às vezes é chamado de trava SR .
Quando uma entrada alta é aplicada à linha Set de uma trava SR, a saída Q fica alta
(e Q baixa). O mecanismo de feedback, entretanto, significa que a
saída Q permanecerá alta, mesmo quando a entrada S cair novamente. É assim que
a trava funciona como dispositivo de memória. Por outro lado, uma entrada alta na
linha Reset irá diminuir a saída Q (e Q alta), redefinindo efetivamente a "memória"
da trava. Quando ambas as entradas estão baixas, a trava “trava” – ela permanece
em seu estado previamente definido ou redefinido.
Porém, quando ambas as entradas são altas ao mesmo tempo, há um
problema: está sendo dito para produzir simultaneamente um Q alto e um Q baixo
. Isso produz uma "condição de corrida" dentro do circuito - qualquer flip-flop que
conseguir mudar primeiro irá realimentar o outro e se afirmar. Idealmente, ambas
as portas são idênticas e são "metaestáveis", e o dispositivo ficará em um estado
indefinido por um período indefinido. Na vida real, devido aos métodos de
fabricação, um portão sempre vencerá, mas é impossível dizer qual será para um
determinado dispositivo de uma linha de montagem. O estado de S = R = 1 é,
portanto, “ilegal” e nunca deve ser inserido.
2.3.2 Latch D
[1] TOCCI, Ronald J.; WIDMER, Neal S.; MOSS, Gregory L., Sistemas Digitais:
Princípios e Aplicações, 10ª edição. São Paulo, Pearson Prentice Hall, 2007.