UNIVERSIDADE SAVE

FACULDADE DE CIÊNCIAS NATURAIS E EXACTAS

DEPARTAMENTO DE CIÊNCIAS NATURAIS E EXACTAS
CURSO DE LICENCIATURA EM FÍSICA –EAD; 4º Ano

Disciplina: Electrónica Digital

Circuitos Lógicos Sequenciais: Flip-Flops (Biestáveis)

Docente:
Chongoene, 2023
Mundeira Tomé Mundeira
Tópicos

Circuitos Lógicos Sequenciais

– Definição de Circuitos Sequenciais
– Latches ou Trincos
• Latch RS
• Latch D
– Flip-Flops
• Flip-Flop J-K
• Flip-Flop T
• Flip-Flop D activado por Nível
• Flip-Flop D Edge triggered activado por Flanco
• Flip-Flop J-K Master-Slave
Circuitos Lógicos Sequenciais
• Definição – um circuito diz-se sequencial quando as suas
saídas dependem não só das entradas, mas também do estado
anterior do circuito. Ou seja, pode ocorrer que para iguais
valores nas entradas se obtenham estados distintos nas saídas,
em momentos diferentes.
Circuitos Lógicos Sequenciais

O capítulo está centrado no estudo dos biestáveis (flip flops),

que são circuitos sequenciais mais elementares, capazes de
armazenar a informacão neles contida.

Mais adiante examinaremos os contadores e registos que são,

também, circuitos sequenciais, constituídos por um conjunto de
flip – flops.
Circuitos Sequenciais
• Os circuitos sequenciais podem ser:
– Assíncronos – para qualquer instante de tempo as saídas
dependem das entradas e do estado do circuito.
– Síncronos – as saídas mantém-se inalteradas em certos
intervalos
de tempo. Estes precisam sempre de um sinal de controlo
externo que funciona como chave (relógio “clock”).

Do ponto de vista de complexidade, os circuitos sequencias

fazem parte do grupo de integração media, i.é, MSI (12 < X < 99
). X é o número de transístores.
Latches e Flip-Flops

• Latch – elemento básico que permite armazenar

indefinidamente um bit de informação.

• Flip-Flop – elemento construído a partir de um latch, e

que permite maior controlo no armazenamento da
informação por causa do tipo de sincronia em uso.
Biestáveis assncronos: RS; D, J-K e T

• Existem biestáveis assíncronos de diferentes tipos de

controlo: RS, D, J-K e T.
• O RS é o biestável base com o qual é possível contruir
todos outros modelos.
1. R e S são as entradas do circuito R- Reset
(desactivar) e S – Set (activar)
2. Q e Q’- São as sadas do circuito; elas são
complementares entre sí
Latches R-S
Latch R-S_ NOR Circuito simbólico
Latches R-S
Circuito simbólico
Latch R-S_NAND
Tabela de verdade de R-S
Conclusões a partir da T.V.

• Quando 𝑅 = 𝑆 = 0, a sada mantém o valor anterior, i.e. 𝑄𝑛 =

𝑄𝑛 + 1;
• Quando 𝑆 = 1, a sada passa para 1, independente/ do estado
anterior;
• Quando 𝑅 = 1, a sada passa para 0, independente/ do estado
anterior;
• Quando 𝑅 = 𝑆 = 1, o estado na sada é zero (NOR) ou 1
(NAND) e as saídas não se complementam. Este estado é
proibido!
Capacidade de memória do RS

• O biestável RS caracteriza-se por ser elemento de memória:

ao observar uma das saídas Q/Q’ é possível saber qual das
entradas assumiu o valor lógico 1 pela última vez. Se por
exemplo no estado actual Q = 1, sabe-se que S assumiu valor
1 em algum instante passado, e que a partir desse instante R
permaneceu igual a zero.
Biestável J-K e T assíncronos
Tabelas de verdade de J-K e T
Biestaveis síncronos: activados por nível

• Muitas das vezes é conveniente operar o biestavel apenas em

intervalos de tempos pré-determinados, e deixar que as sadas
permaneçam constantes em outros, independentemente de
variações na entrada R e S, tal como mostra a figura seguinte.
Biestavel R-S activado por nível
Introduzindo uma variável de
Simbólo lógico do RS activado
controlo C é possível melhorar o
por nível
armazenamento da informação
do RS.
Biestavel R-S activado por nível_cont

• As entradas deste tipo de Flip-flop só actuam enquanto o sinal

de relógio estiver ao nível alto (1);
• Quando o sinal de relógio é zero, implica que A = B = 0, ou
seja o FF estará em repouso mesmo que haja variação em R e
S.
• Enquanto o CLK = 1, o estado R = S = 1 não é permitido.
Biestavel D, activado por nivel

Biestável D activado por nível

Uma maneira de evitar o
estado indeterminado do R-S
é construir um biestável
usando apenas uma entrada,
tal como ilustra a figura do FF
tipo D.
Latch D_conclusões

• Enquanto o sinal do relógio for alto (1), o sinal presente

em D é transferido para a sada Q.

• Quando sinal CLK é baixo (0), o último valor presente

em Q armazena-se;

• Durante a vigência do nvel 0 no CLK, as alterações em

D não são transferidas para a sada.
Biestavel JK, activado por nivel

•Este biestável realiza –se de maneira semelhante ao

diagrama do RS activado por nvel, isto é, colocando 2
portas AND à entrada do circuito assíncrono JK, para a
colocação do sinal do CLK em simultâneo com as
variáveis J e K.
Impulsos de Relógio

• Nos circuitos sequenciais síncronos o sinal de relógio (Clock)

assegura o sincronismo.
Impulsos de Relógio
• Gerador de impulsos de relógio - dispositivo que permite
definir intervalos de tempo
– Exemplo (ilustrativo)

São habitualmente construídos a partir de cristais de quartzo

graças ao efeito piezo-eléctrico. Relógios baseados em cristais
são mais precisos do que os construídos na base de multi-
vibradores.
Impulsos de Relógio
Biestaveis sncronos: activados por flanco -Flip-Flop D

Um biestável D sensvel ao flanco é aquele em que o sinal

presente em D passa para Q quando o sinal de relógio sobe
(flanco ascendente), e lá permanece até ao próximo flanco de
subida. Eventuais variações em D entre os flancos não alteram
a saída Q, tal como resume a figura que se segue:
Diagrama temporal de sinais_ Flipflop D Activado por
Flanco
Biestavel D activado por flanco
Biestavel D sensível ao Circuito simbólico
flanco do sinal Clk
Biestavel J-K Master-Slave
• O circuito tem 2 entardas
(J, K) e uma entrada deCLK
independente para cada FF;

• Para CLK =0, o slave fica

isolado do master;

• CLK =1 dados em J,K

entram no master;

• CLK=0 (10) master

transfere dados para slave
Biestavel J-K Master-Slave

• Flip-flop SR Master-Slave
Exerccios – parte 2

1. Com base no conhecimento das tabelas deverdade dos FF

RS e D, desenhar o FF D assncrono (latch D).

2. Com base no conhecimento das tabelas de verdade dos FF

RS e D, projectar o FF D sncrono.

3. Projectar um FF JK assíncrono (latch JK) a partir de um RS.

4. Projectar um FF JK sncrono a partir de um RS.

❖ A resolução do TPC deve ser submetido até no dia 19 de Maio
de 2023, no seguinte endereço: tomemundeira@gmail.com
(Manuscrito)

❖ Marcou-se a aula presencial para dia 27 de Maio de 2023,

no edificio de Xigovia. A mesma terá uma duração de 6h.

Bom Trabalho!