EE610 Eletrônica Digital I

Prof. Fabiano Fruett

Email: fabiano@dsif.fee.unicamp.br

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Circuitos Lógicos Seqüenciais
2. Semestre de 2007

Circ. Lóg. Sequenciais 1

Circuitos Lógicos Seqüenciais

• Memórias em circuitos digitais

• Latch
• Flip-flop SR
• Flip-flop JK
• Flip-flop D

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 Introdução – Circuitos Seqüenciais

• A saída dos circuitos combinatórios depende

apenas do valor presente em sua entrada. São
circuitos sem memória.
• Circuitos lógicos que incorporam memória são
chamados seqüenciais. A saída de um circuito
seqüencial não depende apenas do valor presente
na entrada, mas também dos valores prévios da
entrada. Requerem o uso de um relógio (clock).

Circ. Lóg. Sequenciais 3

Combinational Sequential

in out
Logic Logic
in out
Circuit Circuit

output = F(input) State

(memory)

output = F(state, input)

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 Memórias em circuitos digitais
• Realimentação positiva. Circuito biestável
– Circuitos seqüenciais estáticos
• Armazenamento de carga em um capacitor.
Necessitam regeneração periódica
(restauração).
– Circuitos seqüenciais dinâmicos

Circ. Lóg. Sequenciais 5

O Latch – elemento básico de memória

Circ. Lóg. Sequenciais Fig. 13.386

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 Flip-Flop SR

Q
R
S R Q n+1 Ação
0 0 Qn Sem mudança

0 1 0 Reset
1 0 1 Set
Q 1 1 - Ilegal
S

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Flip-flop SR com portas NAND

Circ. Lóg. Sequenciais Fonte: R. Tocci and N. Widmer, Digital Systems8

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Aplicação: Chave sem vibração

Circ. Lóg. Sequenciais Fonte: R. Tocci and N. Widmer, Digital Systems9

Aplicação: Acionador de alarme

Circ. Lóg. Sequenciais Fonte: R. Tocci and N. Widmer, Digital Systems

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Aplicação: Chave direcionadora de clock

Circ. Lóg. Sequenciais Fonte: R. Tocci and N. Widmer, Digital Systems

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Flip-flop SR implementado com portas

NAND CMOS

Q Q

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 Sistema digital síncrono
Quando um sistema digital opera em
sincronismo com o relógio, o sistema é
chamado síncrono.

Qn representa o estado do flip-flop durante o

n-ésimo ciclo de relógio e Q(n+1) o estado
durante o ciclo seguinte.

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Flip-flop SR CMOS projetado sob o ponto de vista de

circuito
As entradas de clock formam funções AND
com as entradas set e reset, NMOS Q5 - Q8

sinal de clock Φ

Inversores ligados de forma cruzada

Circ. Lóg. Sequenciais Fig. 13.40

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 O chaveamento do flip-flop depende de
duas hipóteses
• Q5 e Q6 drenam corrente suficiente para abaixar a
tensão no nó Q para um nível abaixo da transição
do inversor formado por Q3 e Q4.
• O sinal set deve permanecer em nível alto até que
o processo regenerativo aconteça durante o
chaveamento.
Devido a simetria do circuito, todas observações
anteriores aplicam-se igualmente bem ao
processo reset.

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Exercício 5: O flip-flop SR CMOS abaixo é fabricado em

uma tecnologia de processamento para a qual
µnCox = 2.5µpCox = 50 µA/V2, Vtn = |Vtp| = 1V e VDD=5V.
Os inversores têm (W/L)n = 4 µm/2 µm e
(W/L)p = 10 µm/2 µm. Os quatro transistores NMOS no
circuito set reset tem razões W/L idênticas. Determine o
valor mínimo necessário para essa razão garantir que o
flip-flop chaveará.

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8
Layout do flip-flop SR CMOS

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Interconexões

Efeitos parasitas!!
Capacitores, resistores, indutores ...

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Exercício 6) Desejamos determinar a largura
mínima necessária para o pulso set para que a
saída Q do flip-flop SR mude de estado. Considere
os mesmos parâmetros tecnológicos do exercício
anterior, assuma (W/L)5=(W/L)6 = 8 e que as
capacitância total entre Q e o terra seja de 50 fF. A
capacitância nodal de Q também é de 50 fF.

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Flip-flop JK com portas lógicas

Circ. Lóg. Sequenciais Fonte: R. Tocci and N. Widmer, Digital Systems

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 Detector de borda

Circ. Lóg. Sequenciais Fonte: R. Tocci and N. Widmer, Digital Systems

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Circuito simplificado de um flip-flop D

Vantagem do CMOS: Realização de portas de transmissão

Circ. Lóg. Sequenciais Fig. 13.4422

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Flip-flop D mestre-escravo

Circ. Lóg. Sequenciais Fig. 13.4523

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Circ. Lóg. Sequenciais 25

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