UNIVERSIDADE FEEVALE

Daniel Marcelo Michel Júnior

Andrew Rafael Fritsch

Novo Hamburgo, Abril 2015

 1. EXPERIMENTO TEÓRICO E SIMULADO

Foi elaborado no Multisim o circuito proposto para a tarefa em questão. Este

circuito é um oscilador de aproximadamente 3Mhz onde pontos estratégicos (pontos
notáveis) foram estabelecidos com o intuito de observar todo o funcionamento do
circuito assim como registrar todas as nuâncias que um circuito digital com portas
lógicas TTL podem apresentar.

FIGURA 0 - CIRCUITO SIMULADO NO MULTISIM

 2. EXPERIMENTO PRÁTICO

2.1. Assinatura digital do Circuito

Este processo é um teste prático para avaliar as características elétricas das portas
lógicas utilizadas no circuito digital. É um procedimento simples que utiliza um
multímetro e uma fonte de tensão. A fonte é calibrada com uma tensão TTL (5Vdc +-
5%) e ajustado o limite de corrente para aproximadamente 30mA. Com as pontas de
prova do multímetro, medimos a tensão de saída e entrada de cada porta lógica.
Anotado todos os valores é feito uma analogia nos sinais para ver se todos têm
características parecidas e dentro dos patamares indicados pelo datasheet do fabricante.
Em nosso teste prático viu-se que todas as portas logicas apresentaram praticamente os
mesmos níveis de tensão nas respectivas medidas (entradas e saídas), validando assim o
componente para uso no projeto. A TABELA 01 representa os valores medidos.

TABELA 01 – Assinatura digital.

2.2. Calibração do Osciloscópio

Inicialmente foram realizados os procedimentos para utilizar o osciloscópio, onde foram

executados na seguinte sequencia:

a – Identificada a atenuação da ponteira de 10:1;

b – Calibrado as ponteiras seguindo os procedimentos descritos no manual do

osciloscópio utilizado.
c – Cabos são indutores que influenciam no sinal de um circuito. A fonte de sinal pode
sofrer variações em sua forma de onda. Estas distorções são eliminadas colocando
capacitores de desacoplamento o mais próximo possível dos terminais de alimentação
dos circuitos TTL´s.

d – Foram capturadas as formas de ondas seguindo os procedimentos propostos pelo

material fornecido para a tarefa em questão.

2.3. Funcionamento do Circuito Oscilador:

O circuito se baseia num oscilador de aproximadamente 3Mhz, elaborado com

portas logicas TTL adicionado um circuito de retardo com portas NAND dispostas
como circuitos inversores acopladas em uma porta lógica NAND para gerir um Duty
Cycle de aproximadamente 50%.

A porta logica U1A é um circuito inversor que carrega o capacitor C1 e

descarrega via R1. Este sinal de carga de descarga do capacitor é uma onda triangular e
trabalha praticamente na região proibida dos CI´s TTL.

No Ponto notável TP4 sai o sinal para uma porta buffer U1C. Esta porta
funciona para dar um ganho ao sinal que vem muito fraco. Como o sinal está na zona
proibida e este sinal está muito tempo em “0” e pouco tempo em “1”, esta porta
recupera o sinal que ainda não é quadrado e sim um sinal “anômalo” e consegue trazer
para um sinal um pouco mais próximo ao ideal. Mas este ganho de sinal atrapalha o
Duty Cycle. Agora o tempo em “0” fica em “1” por mais tempo pois o mesmo foi
invertido. A forma de onda nesta altura é um sinal hipoamortecido e é resultado de
circuitos de alta frequência LC parasitas. Estas frequências parasitas são chamadas de
ruído.

Quando uma porta lógica trabalha na zona proibida, ela se transforma num
“amplificador integrador inversor” e recebe uma triangular na entrada (ponto notável
TP5) e entrega uma senoide na saída (ponto notável TP4).

Agora que o sinal foi reforçado, ou bufferizado, e estando a entrada da porta

lógica recebendo sinais fora da faixa proibida de tensão, a porta TTL consegue
recuperar o sinal da onda quadrada.

Para corrigir o Duty Cycle, foi utilizada uma rede de retardo onde uma
sequencia de portas lógicas configuradas como circuitos inversores produzem um
retardo do sinal da entrada em relação a saída desta rede. Como cada porta tem um
retardo próprio da entrada em relação a saída, uma diferença de tempo é gerada e
somada a cada circuito lógico colocado em sequencia. Esta diferença de tempo chama-
se “delay”.

A saída do circuito oscilador em conjunto com a saída desta rede de retardo é

aplicada a uma porta lógica NAND na tentativa de melhorar o Duty Cycle do circuito e
traze-lo o mais próximo a 50%.
 Na prática, analisando os sinais capturados, podemos dizer que temos os
seguintes sinais de acordo com os pontos notáveis:

TP1, TP2 e TP3 – Sinais digitais (dentro da faixa de tensão própria para níveis TTL),

TP4 – Sinal Senoidal

TP5 – Sinal Triangular

FIGURA 01 – TP1

FIGURA 02 – TP2
 Na Figura 03, é possível verificar que o sinal é praticamente uma onda
quadrada, com uma frequência de 3,64MHz e um ciclo de trabalho de 42,3%.

FIGURA 03 – TP3

FIGURA 04 – TP4
 Na Figura 05 é possível verificar a atuação do buffer após a entrada do
sinal TP4 (em verde) onde há uma onda triangular, ruidosa, para um sinal
senoidal de maior amplitude TP5 (em amarelo).

FIGURA 05 – TP4 e TP5

Na Figura 06 é possível analisar o atraso do sinal no TP2 em relação ao

sinal no TP1, devido ao conjunto de portas inversoras, cada uma com seu
delay.

FIGURA 06 – TP1 e TP2

FIGURA 07 – TP1 e TP2 Overshoot e Preshoot.

 figura 8, temos a análise com a ponteira digita onde fica claro os
diferentes tempos de retardo causado no circuito conforme indicação dos
pontos notáveis, assim como as oscilações na saída D4 e D5 causadas pela
indefinição do sinal (sinal fraco e na zona proibida) com o trigger configurado
para respeitar níveis TTL.

FIGURA 08 – Análise com a ponteira Digital

3. ANÁLISE DOS DADOS CAPTURADOS (CONCLUSÃO)

 Na teoria não existem capacitâncias e indutâncias parasitas, é um circuito ideal
que responde conforme seu modelamento. Na prática o resultado não é bem este. Temos
distorções nos sinais devido ao comportamento do circuito, onde estas capacitâncias e
indutâncias parasitas deformam o sinal e também provocam o chamado Jitter (flutuação
em frequência do sinal).

FIGURA 09 - JITTER

Flutuação em frequência devido ao Jitter

Na prática, devido ao comportamento da protoboard, colocamos capacitores de

100nF cerâmicos diretamente nos pinos de alimentação dos circuitos integrados TTL.

Outro dado importante é em relação à onda gerada pelo sinal TTL. Toda onda
quadrada é formada por uma soma infinita de harmônicas da sua frequência. Logo,
nunca teremos uma onda quadrada propriamente dita e sim uma onda trapezoidal, onde
temos uma borda com um tempo de subida e uma borda com um tempo de descida.
Circuitos TTL, de acordo com suas características construtivas, apresentam um
comportamento onde o tempo de subida (rise time) é sempre maior que o tempo de
descida (fall time). Ou seja, o sinal sobe mais lentamente até atingir nível lógico “1” e
desce rápido até atingir nível lógico “0”.

Outro dado importante que vale esclarecer é não deixar nenhuma entrada de
qualquer circuito lógico flutuando, ou seja, sem conexão a Vcc ou a Gnd. Sempre que
possível manter a entrada à Vcc do circuito pois devido a arquitetura interna do mesmo
não há fluxo de corrente.

O limite da frequência é quando a borda de subida atinge a borda de descida

criando não mais uma onda trapezoidal e sim, uma triangular. Isto implica também em
trabalhar na zona proibida de tensão e a partir dai não se tem mais um nível lógico
conhecido.

Observado também nos circuitos lógicos TTL sinais denominados Spikes. São
variações muito rápidas de sinais que tendem ao infinito que estão acopladas sobre o
sinal que está sendo analisado. Na prática não vai ao infinito e sim fica limitada pelas
características elétricas do circuito. Vale lembrar também que internamente as entradas
das portas lógicas TTL são acrescidas de dois diodos que servem justamente para ceifar
a tensão provocada pelos Spikes do circuito.
 Outro levantamento observado no circuito é em relação aos patamares de tensão
conhecidos pelos níveis lógicos “0” e “1”. A tensão em nível lógico “1” nunca atinge a
própria tensão de alimentação do circuito. Esta característica é devido a arquitetura
interna do circuito TTL, onde apresenta impedância de entrada (20Kohms) e
impedância de saída (120ohms). Estas impedâncias agem na resposta do circuito
fazendo com que ele atinja patamares de tensões em faixas bem distintas (vide datasheet
do CI).

O Fanout (quantidade de carga suportada pela porta lógica) é dada pela

quantidade de UL(unidade lógica) acoplada a saída de cada porta. Vale observar que, de
acordo com o datasheet dos CI´s utilizados, as portas TTL suportam:

-Fornece uma corrente máxima de 40uA em nível lógico “1”

-Drena uma corrente máxima de 1,6mA em nível lógico “0”

Foi analisado também o Duty Cycle (significa quantos % do período de uma

onda quadrada esta em nível lógico “1”) do oscilador em todos os pontos notáveis do
circuito. Num oscilador ideal, utiliza-se um Duty Cycle de 50%. Na prática temos
valores diferentes e um circuito de retardo aplicado a uma lógica binária para atingir o
mais próximo a 50%, conforme foi descrito no funcionamento do circuito.