INTRODUO

Circuitos integrados (CIs) digitais so uma coleo de resistores, diodos e transistores fabricados em um nico pedao de material semicondutor (geralmente silcio), denominado substrato, comumente conhecido como chip. O chip confinado em um encapsulamento protetor plstico ou cermico, a partir do qual saem pinos para conexo do CI com outros dispositivos. Os CIs digitais so muitas vezes classificados de acordo com a complexidade de seus circuitos, que medida pelo nmero de portas lgicas equivalentes no seu substrato. Existem atualmente seis nveis de complexidade, conforme definido a seguir. Integrao em pequena escala (SSI): menos que 12 portas por chip; Integrao em mdia escala (MSI): entre 12 e 99 portas por chip; Integrao em larga escala (LSI): entre 100 e 9.999 portas por chip; Integrao em escala muito larga (VLSI): entre 10.000 e 99.999 portas por chip; Integrao em escala ultra-larga (ULSI): entre 100.000 e 999.999 portas por chip e Integrao em escala giga (GSI): 1.000.000 ou mais portas por chip. Como visto, os CIs contm muito mais circuitos em um pequeno encapsulamento, reduzindo o tamanho total dos circuitos digitais. O custo reduzido drasticamente devido produo em grande quantidade de dispositivos similares. Alm disto, os CIs tem tornado os sistemas digitais mais confiveis devido reduo do nmero de conexes externas o que auxilia na reduo de falhas como: soldas ruins, interrupes ou curtos nas trilhas de placas entre outros problema fsicos. Antes da existncia dos CIs todas as conexes do circuito eram feitas a partir de um componente discreto (diodo, transistor, resistor, etc) para outro. Outro fator importante reduo da potncia consumida para realizar certa funo, uma vez que os circuitos miniaturizados requerem, geralmente, menos potncia que os equivalentes discretos. Existem limitaes nos CIs. Eles no suportam tenses e corrente elevadas, pois o calor gerado em um espao to pequeno causaria um aumento de temperatura acima dos limites aceitveis. Alm disso, no se pode implementar facilmente certos dispositivos eltricos, como indutores, transformadores e grandes capacitores. Em virtude da massificao do uso de CIs, torna-se necessrio conhecer as caractersticas gerais desses circuitos e de algumas das famlias lgicas mais populares. Uma vez entendidas tais caractersticas, a preparao dos projetos de circuitos digitais melhorada. Para se conectar dispositivos de famlias diferentes, geralmente h a necessidade de uma interface entre ambas. As famlias lgicas mais comuns podem ser classificadas como: RTL - Lgica resistor-transistor (obsoleta); DTL - Lgica diodo-transistor (obsoleta);
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DCTL - Lgica transistor acoplamento direto; TTL - Lgica transistor-transistor (mais popular); ECL - Lgica emissor-acoplado; MOS - Metal Oxide Semiconductor: PMOS - Lgica MOSFETs de canal-p (obsoleta); NMOS - Lgica MOSFETs de canal-n CMOS - Lgica MOSFETs Complementares; A tecnologia atualmente dominante a CMOS devido ao baixo consumo de potncia e a grande capacidade de integrao.

TERMINOLOGIA DE CIs DIGITAIS

Parmetros de Corrente e Tenso VIL (Low-Level Input Voltage): valor de tenso mxima que garante o nvel 0 na entrada. VOL (Low-Level Output Voltage): valor de tenso mxima que garante o nvel 0 na sada. VIH (High-Level Input Voltage): valor de tenso mnima que garante o nvel 1 na entrada. VOH (High-Level Output Voltage): valor de tenso mnima que garante o nvel 1 na sada. IIL (Low-Level Input Current): valor de corrente mxima no terminal de entrada (no sentido do bloco para o terminal), quando aplicado o nvel 0. IOL (Low-Level Output Current): valor de corrente mxima que a sada pode receber quando em nvel 0. IIH (High-Level Input Current): valor de corrente de entrada mxima quando aplicado nvel 1. IOH (High-Level Output Current): valor de corrente de sada mxima quando em nvel 1. Nos manuais, alm dos limites de mximo e mnimo, so encontrados os valores tpicos de trabalho. A figura a seguir apresenta os diagramas relativos aos nveis de tenso definidos, tanto para a entrada (figura 1a), como para a sada (figura 1b), de um mesmo bloco lgico.

Para operar adequadamente, os nveis de tenso de entrada devem ser mantidos fora da faixa de nvel indefinido.

Ao de Fornecimento de Corrente e de Absoro de Corrente A Figura 2(a) ilustra a ao de fornecimento de corrente. Quando a sada da porta 1 est em nvel ALTO, ela fornece uma corrente IIH para a entrada da porta 2, que funciona essencialmente como uma resistncia para o terra (GND). Assim, a sada da porta 1 funciona como um fornecedor de corrente para a porta 2. A ao de absoro de corrente est ilustrada na Figura 2(b). Quando a sada da porta 1 for para o estado BAIXO, a corrente fluir do circuito de entrada da porta 2, atravs da resistncia de sada da porta 1, para o GND. Em outras palavras, no estado BAIXO, o circuito de sada que aciona a entrada da porta 2 dever ser capaz de absorver a corrente IIL vinda daquela entrada.
Porta 1 - de acionamento +V CC Porta 2 - de carga

Porta 1 - de acionamento

Porta 2 - de carga +VCC

0 0

VOH IIH

1 1

VOL IIL

Figura 2(a) Fornecimento de corrente. A porta de acionamento fornece corrente para a porta de carga no estado ALTO. FAN-OUT

Figura 2(b) Absoro de corrente. A porta de acionamento recebe (absorve) corrente da porta de carga no estado BAIXO.

Tambm denominado de fator de acionamento de carga, o FAN-OUT definido como o nmero mximo de entradas lgicas que uma sada pode acionar com segurana. Esta definio considera dispositivos de carga da mesma famlia. Se o valor estabelecido pelo FAN-OUT for excedido, a tenso de nvel lgico de sada no poder ser mais garantida. Desta forma, o Fan-Out est relacionado com as correntes mximas de sada e de entrada dos blocos lgicos e so determinados pelas equaes:

Fan Out (nivel 0) =

I OL I IL

Fan Out (nivel 1) =

I OH I IH

Atrasos de Propagao Um sinal lgico sempre sofre um atraso ao atravessar um circuito. Os dois tempos de atraso de propagao so definidos a seguir: tPLH: (low to high) tempo de atraso de propagao quando o sinal vai do nvel 0 para 1. tPHL: (high to low) tempo de atraso de propagao quando o sinal vai do nvel 1 para 0.

A Figura 3 ilustra os atrasos de propagao para a porta NO (inversora). Observe que tPHL o atraso na resposta de sada quando ela vai do nvel lgico alto para baixo. Ele medido entre os pontos que representam 50% nas transies de entrada e sada. O tPLH o atraso na resposta de sada quando ela vai de nvel baixo para alto. Em geral, tPHL e tPLH no apresentam o mesmo valor e ambos variaro dependendo das condies de carga capacitiva.

A S

50%

50%

Figura 3

tPHL

tPLH

Requisitos de Potncia Todo o CI necessita de uma certa quantidade de potncia eltrica para operar. Nos chips, normalmente, existe apenas uma entrada para alimentao, que identificada como VCC (para famlia TTL) ou como VDD (para dispositivos MOS). A quantidade de potncia que um CI necessita dada pelo produto da tenso VCC pela corrente que ele consome ICC. Para muitos CIs, a corrente consumida da fonte varia dependendo do estado lgico assumido na sada. Desta forma, ICCH a corrente consumida quando todas as sadas das portas esto em nvel lgico alto. ICCL a corrente consumida quando todas as sadas das portas esto em nvel lgico baixo. Assim, pode-se calcular a potncia mdia consumida: VCC.(ICCH+ICCL)/2.

Produto Velocidade Potncia As famlias de CIs digitais tem sido caracterizadas pela velocidade como pela potncia, sendo que o desejvel obter atrasos de propagao menores (alta velocidade) e baixos valores de potncia dissipada. O produto velocidade-potncia uma forma comum de medir e comparar a performance total de uma famlia de CIs. Seu valor obtido pela multiplicao do atraso de propagao da porta pela potncia dissipada pela mesma. A unidade utilizada o Joule = watts.segundos. Observa-se, ento, que desejvel um baixo valor para o produto velocidadepotncia.

Imunidade ao Rudo Campos eltricos e magnticos podem induzir tenses nos fios de conexo entre os circuitos lgicos. Estes sinais indesejveis so chamados de rudo e podem alterar o nvel de
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tenso do sinal fazendo que o mesmo entre na regio de indeterminao (Figura 1), o que produzira uma operao imprevisvel. A imunidade ao rudo de um circuito lgico se refere capacidade do circuito de tolerar rudos sem provocar alteraes esprias na tenso de sada. Uma medida quantitativa para a imunidade ao rudo denominada de margem de rudo (VNH) e definida como: - margem de rudo para o estado alto: VNH = VOH - VIH - margem de rudo para o estado baixo: VNL = VIL - VOL

Evoluo das Arquiteturas para Implementao de Portas Lgicas Durante muito tempo, os circuitos construdos a partir da lgebra booleana foram implementados utilizando-se dispositivos eletromecnicos como, por exemplo, os rels. Portanto, o nvel de tenso correspondente a um nvel lgico, poderia assumir qualquer valor dependendo apenas das caractersticas do projeto. A partir do surgimento do transistor, procurou-se padronizar os sinais eltricos correspondentes aos nveis lgicos. Esta padronizao ocasionou o surgimento das famlias de componentes digitais com caractersticas bastante distintas. Existem vrias tecnologias e topologias disponveis para a implementao de portas lgicas digitais. As famlias lgicas diferem basicamente pelo componente principal utilizado por cada uma em seus circuitos. As famlias TTL (Transistor-Transistor Logic) e ECL (Emitter Coupled Logic) usam transistores bipolares como seu principal componente, enquanto as famlias PMOS, NMOS e CMOS usam os transistores unipolares MOSFET (transistor de efeito de campo construdo segundo a tcnica MOS - Metal Oxide Semicondutor) como seu elemento principal de circuito. Atualmente as famlias TTL e CMOS so as mais usadas, sendo empregadas em uma grande quantidade de equipamentos digitais e tambm nos computadores e perifricos. Apesar da tecnologia dominante atualmente ser a tecnologia CMOS, quer devido ao seu baixo custo quer devido grande densidade de portas lgicas que permite integrar por unidade de rea, existem tecnologias alternativas que tambm apresentam algumas vantagens e so usadas correntemente em circuitos comerciais. As principais tecnologias utilizadas so: CMOS; Bipolar (TJB); BiCMOS; Arseneto de Glio (GaAs). A tecnologia bipolar foi a precursora dos circuitos digitais (famlias RTL e DTL) e pode ser vantajosa em termos de velocidade face s tecnologias baseadas em transistores MOS. No entanto, uma soluo mais cara, mais complexa, pior em termos de consumo de potncia e no
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permite a implementao de sistemas de larga escala devido rea que uma porta lgica ocupa no chip. As principais variantes atuais da tecnologia bipolar so as famlias TTL e ECL respectivamente vocacionadas para circuitos lgicos genricos de velocidade muito alta. A tecnologia BiCMOS combina as vantagens dos circuitos bipolares e CMOS mas partilha tambm algumas das desvantagens da tecnologia bipolar, como o custo, rea, e o seu campo de utilizao bastante limitado, sendo por vezes uma boa opo em circuitos mistos (analgicos e digitais). A tecnologia de GaAs permite a realizao de circuitos de muito alta freqncia (acima de 10 GHz), no entanto a densidade que possvel obter e o seu elevado custo de fabricao limitam a sua utilizao prtica a circuitos muito especficos para os quais seja virtualmente impossvel quaisquer das outras tecnologias disponveis.

A FAMLIA LGICA RTL

A topologia RTL (Resistor Transistor Logic) pode ser considerada como uma das arquiteturas base para a realizao de portas digitais. A figura 4 ilustra uma porta NO e uma porta NO E em tecnologia RTL. O comportamento da porta NO relativamente simples. Quando a tenso de entrada (vin) tem o nvel lgico alto o transistor est diretamente polarizado e a resistncia Rc dimensionada para que o transistor esteja na zona de saturao. Desta forma, a tenso de sada corresponde ao VCE do transistor, ou seja, nvel lgico baixo. Quando o nvel lgico de entrada baixo o transistor est cortado e iC igual a zero o que implica que a tenso de sada vOUT seja VCC (nvel lgico alto).
VCC

VCC iC vi n RB iB RC vo ut Q1
vi n2 vi n1 RB 1 iB1 RB 2 iB2

iC

RC vout Q1

Q2

Figura 4(a)Porta NO em tecnologia RTL.

Figura 4(b)Porta NO E em tecnologia RTL.

A Figura 4(b) ilustra a porta lgica NO E, que considerada uma porta lgica universal, dado que qualquer outra pode ser implementada a partir dela. Observa-se que quando os dois
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transistores esto conduzindo, ou seja, quando ambas as tenses de entrada (vin) correspondem ao nvel lgico alto, h corrente na resistncia Rc e o nvel lgico de sada baixo. Quando qualquer dos dois transistor estiver cortado iC = 0, a tenso de sada igual a VCC e o nvel lgico na sada alto, bastando para isso que uma das tenses de entrada seja baixo.

A FAMLIA LGICA DTL

A Figura 5 mostra a porta NO E desenvolvida em tecnologia DTL (Diode Transistor Logic).

VCC R1 D1 vi n1 vi n2 D2
x

VCC RC D3 D4 Q1 R2 -VBB vout

Figura 5 Porta NO E em tecnologia DTL.

Neste caso, s quando ambos os diodos de entrada D1 e D2 esto cortados (vin1 e vin2 em nvel lgico alto), que o transistor tem a juno base-emissor polarizada diretamente e impe o nvel lgico baixo na sada. Caso D1 e/ou D2 estejam conduzindo, a tenso no n x no suficiente para polarizar o transistor. Desta forma, o transistor permanece cortado (iC = 0) e a tenso de sada igual a VCC, ou seja, nvel lgico alto. Portanto, basta que uma das tenses de entrada apresente nvel lgico baixo para que a sada esteja em nvel alto.

FAMLIA LGICA TTL

O circuito lgico bsico TTL (Transistor-Transistor-Logic) a porta NO E, mostrado na Figura 6. As caractersticas de entrada da famlia TTL so provenientes do transistor Q1, que apresenta a configurao de mltiplos emissores (juno de diodo). A polarizao direta de qualquer dessas junes de diodo far Q1 conduzir. Apenas quando todas as junes estiverem polarizadas reversamente o transistor estar em corte. Esse transistor de entrada pode ter at oito emissores em uma porta NO E de oito entradas.
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Observa-se que na sada do circuito os transistores Q3 e Q4 esto em uma configurao denominada totem-pole. Estes dois transistores operam como chaves e a funo de Q3 conectar VCC na sada, produzindo nvel lgico alto. A funo de Q4 conectar a sada ao GND, produzindo um nvel lgico baixo.

VCC VCC R1 D2 Entrada A Entrada B D3

Equivalente a diodo Mltiplos emissores y

R1

R2

R4 Q3
totem pole

D4 Q2 Entrada A Entrada B Q1
x

D1 Sada Q4 R3

Figura 6 Porta NO E em tecnologia TTL.

Operao do Circuito SADA EM NVEL LGICO BAIXO Para facilitar a anlise ser utilizado o equivalente a diodo do transistor de mltiplos emissores Q1. Os diodos D2 e D3 representam as duas junes base-emissor de Q1 e D4 a juno base-coletor. Aplicando-se nvel lgico alto nas entradas A e B os diodos D2 e D3 estaro reversamente polarizados e eles praticamente no conduziro corrente alguma. A fonte VCC fornecer corrente atravs de R1 e D4 para a base de Q2, que conduz. A corrente de emissor de Q2 fluir para a base de Q4 e o faz conduzir. Ao mesmo tempo, o fluxo de corrente no coletor de Q2 produz uma queda de tenso sobre R2, que reduz a tenso no coletor de Q2 para um valor que insuficiente para fazer Q3 e D1 conduzirem. Na verdade D1 necessrio para garantir Q3 cortado nessa situao. Com Q4 conduzindo, o terminal de sada x estar com uma tenso muito baixa, visto que a resistncia de Q4, em conduo, ser baixa (1 a 25). Na verdade, a tenso de sada VOL depender de quanta corrente o coletor de Q4 conduz. Com Q3 cortado, no h corrente

proveniente de VCC atravs de R4. A corrente de coletor de Q4 vir das entradas TTL nas quais o terminal x estiver conectado. importante ressaltar que as entradas em nvel alto, A e B, tero de fornecer apenas a pequena corrente de fuga dos diodos, denominada de IIH. Seu valor tpico de 10A.

Operao do Circuito SADA EM NVEL LGICO ALTO A sada da porta NO E estar em nvel lgico alto quando pelo menos uma das entradas estiver em nvel baixo. Para exemplificar, a entrada B estar conectada ao GND. Desta forma, o diodo D3 estar diretamente polarizado, de modo que a corrente fluir de VCC, atravs de R1 e D3, pelo terminal B para o GND. A tenso direta sobre D3 manter o ponto y em aproximadamente 0,7V. Essa tenso no suficiente para polarizar diretamente D4 e a juno base-emissor de Q2, que permanecem bloqueados. Com Q2 em corte no haver corrente de base para Q4 e ele corta. Como no existe corrente de coletor em Q2, a tenso na base de Q3 ser grande o suficiente para polarizar diretamente Q3 e D1. No havendo carga conectada ao ponto x, VOH estar em torno de 3,4 a 3,8V, pois duas quedas de diodo de 0,7V (base-emissor de Q3 e D1) devem ser subtradas dos 5V (VCC) aplicados base de Q3. Pode-se observar que existe uma corrente substancial fluindo atravs do terminal de entrada B para o GND, quando B mantida em nvel baixo. Essa corrente, IIL, determinada pelo valor do resistor R, que varia de uma srie para outra. Para TTL padro, ela est em torno de 1,1mA. A entrada B em nvel baixo funciona como um absorvedor para GND dessa corrente. Ao de Absoro de Corrente Uma sada TTL atua como um absorvedor de corrente no estado baixo, pois recebe corrente de entrada da porta que est acionando. A sada assume nvel lgico baixo quando o transistor Q4 est conduzindo, conectando o ponto x ao GND. A tenso de nvel baixo em x polariza diretamente a juno base-emissor de Q1 e a corrente IIL proveniente da entrada da porta de carga absorvida por Q4, como mostrado na Figura 7(a). O transistor de absoro de corrente Q4 tambm denominado de transistor de pull-down porque ele leva a tenso de sada para nvel baixo.

Ao de Fornecimento de Corrente Uma sada TTL atua como um fornecedor no estado alto. Observa-se na Figura 7(b) que o transistor Q3 est fornecendo a corrente de entrada IIH necessria para o transistor Q1 da porta de carga. Essa corrente a pequena corrente de fuga de polarizao reversa (10A). O transistor de fornecimento de corrente Q3 tambm denominado de transistor de pull-up.
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VCC R4 Q3 (off) VCC R1 IIL Q1 (on)

VCC R4 Q3 (on) VCC R1 IIH Q1 (off)

D1 V

OL

D1 V

OH

Q4 (on)

Q4 (off)

Sada da porta de acionamento

Entrada da porta de carga

Sada da porta de acionamento

Entrada da porta de carga

Figura 7(a) Sada TTL em estado baixo. Q4 atua como absorvedor de corrente, drenando sua corrente da carga.

Figura 7(b) Sada TTL em estado alto. Q3 atua como um fornecedor de corrente, fornecendo corrente para a porta de carga.

Especificaes do Fabricante A famlia TTL foi originalmente desenvolvida pela TEXAS Instruments, mas hoje, muitos fabricantes de semicondutores produzem seus componentes. Esta famlia principalmente reconhecida pelo fato de possuir duas sries que comeam pelos nmeros 54 para os componentes de uso militar e 74 para os componentes de uso comercial. Os CIs da srie TTL 74-padro oferecem uma combinao de velocidade e potncias consumidas adequadas a um grande nmero de aplicaes. Vrias outras sries TTL foram desenvolvidas depois do aparecimento da srie 74padro. Estas outras sries fornecem uma ampla variedade de escolha dos parmetros de velocidade e potncia consumida. Dentre essas sries destacam-se: TTL 74L de Baixa Potncia: adequada para o uso em aplicaes nas quais a dissipao de potncia um problema mais crtico do que a velocidade de operao. Exemplo de aplicao: Circuitos que operam a baixas freqncias, alimentados por baterias, como as calculadoras eletrnicas. Esta srie tornou-se obsoleta com o desenvolvimento das sries 74LS, 74ALS e CMOS, que oferecem chips com baixo consumo de potncia, operando a velocidades bem mais altas que as dos dispositivos 74L. Por isso a srie 74L no recomendada para ser usada no projeto de novos circuitos; TTL 74H de Alta Velocidade: apresenta um aumento da velocidade em relao a srie 74L, porm esse aumento conseguido custa do aumento da potncia consumida pelos dispositivos da srie. A srie 74H tambm ficou obsoleta com o desenvolvimento da srie TTL Schottky;
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TTL 74S Schottky: reduz o retardo de armazenamento, com o uso do diodo Schottky. Opera com o dobro da velocidade da 74H, consumindo mais ou menos a mesma potncia;

TTL 74LS Schottky de Baixa Potncia (LS-TTL): uma verso da 74S, que apresenta CIs com consumo de potncia mais baixo e com velocidade tambm mais baixa. Tais caractersticas colocaram a srie 74LS como a principal srie de toda a famlia TTL, sendo atualmente usada em todos os novos projetos em que a velocidade um fator preponderante. Esta posio de liderana tende a ser perdida pouco a pouco pela nova srie 74ALS;

TTL 74AS Schottky Avanada (AS-TTL): a srie TTL mais rpida, e com o produto velocidade potncia significativamente mais baixo que o da srie 74S. A srie 74AS tem outras vantagens sobre as demais, incluindo a necessidade de correntes de entrada extremamente baixas, o que resulta em fan-outs maiores que os da srie 74S. Em funo de tais vantagens, a srie 74AS est aos poucos tomando o lugar antes ocupado por dispositivos da srie 74S, em todas as aplicaes nas quais so necessrios componentes de alta velocidade de operao. Como o custo dos dispositivos 74AS continua a cair, e como muito mais funes lgicas esto disponveis nesta srie, no h a menor dvida de que a srie 74S torna-se- obsoleta num curto prazo de tempo.

TTL 74ALS Schottky Avanada de Baixa Potncia (ALS-TTL): oferece uma sensvel melhora em relao 74LS no que diz respeito velocidade de operao e potncia consumida. Esta srie tem o mais baixo produto velocidade-potncia de todas as sries TTL, e est muito prxima de ter a mais baixa dissipao de potncia por porta lgica. Pelo exposto, poderemos ter, a mdio prazo, os dispositivos da srie 74ALS substituindo os da srie 74LS como os mais utilizados da famlia TTL.

TTL 74F Fast (F-TTL): essa a srie TTL mais recente. Utiliza uma tcnica para fabricao de circuitos integrados que reduz as capacidades entre os dispositivos internos para alcanar atrasos de propagao reduzidos.

A seguir ser apresentada uma tabela que relaciona os ndices de performance e parmetros de tenso das diversas sries da famlia TTL apresentadas, com o objetivo de providenciar uma comparao quantitativa entre as mesmas.

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74 ndice de Performance Atraso de propagao (ns) Dissipao de potncia (mW) Produto velocidade-potncia (pJ) Taxa mxima de clock (MHz) Fan-out (mesma srie) Parmetros de Tenso VOH (MN) VOL (MX) VIH (MN) VIL (MX) 9 10 90 35 10 2,4 0,4 2 0,8

74H 33 1 33 3 20 2,4 0,4 2 0,7

74A 6 23 138 50 10 2,4 0,4 2 0,8

74S 3 20 60 125 20 2,7 0,5 2 0,8

74LS 9,5 2 19 45 20 2,7 0,5 2 0,8

74AS 1,7 8 13,6 200 40 2,5 0,5 2 0,8

74ALS 4 1,2 4,8 70 20 2,5 0,5 2 0,8

74F 3 6 18 100 33 2,5 0,5 2 0,8

Um ponto importante que deve ser levado em conta quando se trabalha com a famlia Padro (Standard) e as subfamlias TTL a possibilidade da interligao dos diversos tipos. Isto realmente ocorre, j que todos os circuitos integrados da famlia TTL e tambm das subfamlias so alimentados com 5V. Deve-se observar, e com muito cuidado, que as correntes que circulam nas entradas e sadas dos componentes das diversas subfamlias so completamente diferentes. As tabelas que sero mostradas a seguir foram obtidas do data sheet da Texas Instruments para a porta NO E, TTL padro (7400).

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FAMLIA LGICA MOS

O termo tecnologia MOS (Metal Oxide Semiconductor) derivado da estrutura bsica MOS que consiste de um eletrodo de metal conectado a uma camada de xido isolante que, por sua vez, depositada sobre um substrato de silcio. Os transistores construdos na tcnica MOS so transistores de efeito de campo (field-effect transistor) denominados de MOSFETs. Os MOSFETs so dispositivos relativamente simples e pequenos, que apresentam ainda a vantagem do baixo custo de fabricao e do baixo consumo de potncia. Os dispositivos MOS ocupam muito menos espao no chip do que os transistores bipolares (aproximadamente 50 vezes menos espao). Um outro aspecto muito importante sobre a tecnologia MOS o fato de seus CIS no usarem resistores na sua construo. A alta densidade de integrao evidencia o fato dos CIs MOS terem dominado os CIs bipolares na rea de integrao em larga escala (LSI, VLSI), o que faz desta tecnologia especialmente adequada para a fabricao de CIs complexos como os microprocessadores e memrias. Aperfeioamentos na tecnologia MOS conduziram a dispositivos que so mais rpidos que as sries 74, 74LS e 74ALS com caractersticas de acionamento de corrente comparveis. Observa-se que a famlia TTL 74AS ainda mais rpida que qualquer dispositivo CMOS, mas a um custo de dissipao de potncia muito maior. A principal desvantagem da tcnica MOS a vulnerabilidade caudada por danos relativos eletricidade esttica, enquanto que as famlias bipolares no so to afetadas. A descarga eletrosttica responsvel pela perda de milhes de dlares, devido a danos causados por ela em equipamentos eletrnicos. Alguns procedimentos so adotados para evitar esse problema: devese conectar ao terra o chassi de todos os instrumentos de testes, o operador deve se conectar ao terra atravs de uma pulseira especial, no deixar desconectada nenhuma entrada de qualquer CI que no esteja sendo utilizado, etc. A famlia lgica MOS complementar (CMOS) utiliza MOSFETs tanto de canal P quanto de canal N para obter diversas vantagens sobre as famlias N-MOS e P-MOS. De um modo geral, CMOS mais rpido e consome ainda menos do que as outras famlias MOS. Por outro

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lado, existe uma maior complexidade na fabricao do CI que diminui a capacidade de integrao. A Figura 8 mostra os smbolos esquemticos para MOSFETs do tipo enriquecimento e sua operao como chave quando se aplica nvel lgico alto ou baixo na porta.

Dreno

Dreno

Porta Fonte

Porta Fonte

CANAL N

CANAL P

Figura 8 - Smbolos esquemticos e operao como chave de MOSFETs

A Figura 9(a) ilustra a porta NO (inversora) que apresenta dois MOSFETs conectados em srie, de modo que o dispositivo de canal P tem sua fonte (S1) ligada ao VDD e o dispositivo de canal N tem sua fonte (S2) conectada ao GND (nos data sheets este terminal denominado VSS). As portas (G) dos dois dispositivos esto conectadas juntas em uma entrada comum. O dreno (D) dos dois dispositivos esto conectados juntos em uma sada comum. Aplicando-se nvel lgico alto (VDD) na entrada A, no existir diferena de potencial entre a fonte e a porta de Q1 e este dispositivo estar aberto. J o MOSFET Q2 estar conduzindo uma vez uma vez que a diferena de potncia entre a sua porta e sua fonte VGS = VDD. Desta forma, a sada estar em nvel lgico baixo. Por outro lado, um nvel lgico baixo aplicado na entrada A, far com que a sada apresente nvel lgico alto, pois a diferena de potencial entre a fonte e a porta de Q1 VGS = -VDD o que causa a conduo deste dispositivo. O MOSFET Q2 estar aberto uma vez uma vez que a diferena de potncia entre a sua porta e sua fonte zero. A figura 9(b) ilustra a porta NO E desenvolvida em tecnologia CMOS. Observa-se que a sada estar em nvel lgico baixo somente quando as entradas A e B estiverem em nvel lgico alto, pois os MOSFETs de canal N, Q3 e Q4, estaro conduzindo e os de canal P, Q1 e Q2, estaro bloqueados. Caso uma das entradas assuma nvel lgico baixo a sada estar em nvel alto. Para exemplificar, ser aplicado nvel baixo na entrada A e alto na entrada B. Neste caso, os NOSFETs Q2 e Q3 estaro bloqueados e Q4 e Q1 conduzindo.

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VDD G1 S1 Q1 D1 D3 G2 S2 Q2 D2 Sada Q3 G3 S3 D4 Entrada B Q4 G4 S4

VDD G1 S1 Q1 D1 Entrada A D2 Q2 G2 S2 Sada

Entrada A

Figura 9(a) Porta NO (inversora) desenvolvida em tecnologia CMOS. Caractersticas da Srie CMOS

Figura 9(b) Porta NO E desenvolvida em tecnologia CMOS.

Algumas definies so importantes neste momento. Dois CIs so compatveis pino a pino quando suas pinagens so as mesmas. Dois CIs so funcionalmente equivalentes quando as funes lgicas realizadas so as mesmas. Dois CIs so eletricamente compatveis quando eles podem ser ligados diretamente um ao outro, sem a necessidade de se tomarem precaues especiais. Sries 4000/14000: apresentam baixo consumo de energia e podem operar em uma larga faixa de tenses de alimentao (3 a 15V). So muito lentos quando comparados com TTL ou com outras sries CMOS e possuem uma capacidade de corrente de sada muito baixa. No so compatveis pino a pino e nem eletricamente a nenhuma das sries TTL. Apesar do aparecimento de novas sries, ainda so bastante utilizados, pelo fato de implementarem diversas funes no disponveis nas sries novas; Srie 74C: compatvel pino a pino e funo por funo com os dispositivos TTL de mesmo nmero. As caractersticas de performance desta srie so quase idnticas da srie 4000; Srie 74HC (CMOS de alta velocidade High Speed CMOS): verso melhorada da 74C, o principal melhoramento o tempo de comutao (em torno de 10 vezes maior), bem como a capacidade de suportar altas correntes na sada. A velocidade dos dispositivos desta srie compatvel com a velocidade dos dispositivos da srie TTL 74LS. Srie 74HCT (CMOS de alta velocidade): a principal diferena entre esta srie e a 74HC o fato de ela ser desenvolvida para ser compatvel em termos de tenses com dispositivos da famlia TTL. Ou seja, os dispositivos 74HCT podem ser alimentados
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diretamente por sadas de dispositivos TTL, alm de serem compatveis pino a pino e funcionalmente equivalentes. Ao contrrio da famlia TTL, que produzida com as mesmas caractersticas eltricas por todos os fabricantes, a CMOS, embora padronizada em sua numerao, apresenta grandes variaes na capacidade de sada e velocidade de operao, de um fabricante para outro. Algumas vezes, at as funes so diferentes e incompatveis, motivo pelo qual se deve ter muito cuidado. O quadro a seguir compara as caractersticas tpicas das principais sries de circuitos integrados das famlias CMOS e TTL.

74HC Potncia dissipada por porta lgica (mW) Esttica a 100kHz Retardo de propagao (ns) Produto velocidade potncia a 100kHz (pJ) Taxa mx. de clock (MHz) Margem de rudo (V) Pior caso

4000 1.10-3 0,1 50 5 12 1,5

74 10 10 9 90 35 0,4

74S 20 20 3 60 12,5 0,3

74LS 2 2 9,5 19 45 0,3

74AS 8 8 1,7 13,6 200 0,3

74ALS 1,2 1,2 4 4,8 70 0,4

ECL 40 40 1 40 300 0,25

2,5.10-3 0,17 8 1,4 40 0,9

*Todos os valores da famlia CMOS foram tomados com VDD = 5V.

Resumidamente, as famlias MOS so mais lentas na operao, requerem muito menos potncia, tm uma margem de rudo melhor, uma faixa de tenso maior, e um fan-out tambm maior (o fan-out da famlia CMOS completamente ilimitado, sendo restrito apenas por atrasos e consideraes sobre o tempo de subida).

ENTRADAS NO CONECTADAS
Quando uma determinada entrada de um circuito TTL no conectada possvel proceder de uma das formas apresentadas no exemplo da figura 10.
A B S=A.B
A B 1k +5V S=A.B

A B

S=A.B

Figura 10(a).

Figura 10(b).

Figura 10(c).

Na figura 10(a) a entrada est desconectada (em flutuao), que age exatamente como se o nvel lgico 1 estivesse aplicado a ela. Isto significa que, em qualquer CI TTL, todas as entradas sero 1 se no estiverem conectadas a nenhuma fonte de sinal lgico em relao ao
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terra. Quando uma entrada estiver aberta, diz-se que a mesma est em flutuao. Quando no desejamos utilizar uma entrada essa no a melhor opo, pois as entradas desconectadas agiro como uma antena, captando sinais esprios que podem fazer com que o circuito opere indevidamente. Uma tcnica mais adequada apresenta na figura 10(b), em que tal entrada conectada a uma tenso de +5V, atravs de um resistor de 1k, forando o nvel lgico 1 nessa entrada. O resistor serve apenas para proteger a entrada, em caso de correntes elevadas serem geradas, em funo de picos de tenso na fonte de energia. Uma terceira tcnica mostrada na figura 10(c), em que a entrada no usada conectada a uma das entradas utilizadas. Isto aceitvel, caso o circuito que estiver alimentando a entrada B no venha a ter seu fan-out excedido com a conexo da entrada no utilizada. Para as portas lgicas implementadas em tecnologia CMOS, as entradas nunca devem ficar desconectadas. Todas as entradas CMOS devem ser conectadas a um nvel de tenso fixo (GND ou VDD) ou a alguma outra entrada. Uma entrada CMOS desconectada suscetvel a rudo e eletricidade esttica que poderiam facilmente polarizar inadequadamente os MOSFETS podendo resultar em superaquecimento e queima.

SADAS DE COLETOR ABERTO E DRENO ABERTO

Quando um CI TTL designado como coletor aberto isto significa que suas portas internas vm de fbrica com o terminal de coletor de seu transistor de sada desconectado. A situao idntica a de uma porta dreno aberto da famlia CMOS. A conexo do transistor de sada ao VCC feita por meio de um resistor de pull-up. A Figura 11(a) ilustra o circuito TTL de coletor aberto da porta NO E. Observa-se na Figura 11(b) o resistor de pull-up (RP) externo conectando o coletor do transistor fonte de alimentao VCC. A Figura 11(c) ilustra o smbolo para as sadas de coletor e dreno aberto segundo a notao IEEE/ANSI.
VCC

VCC

R1

R2

R1

R2

VCC RP

A
Sada

S=A.B

Q1 R3

x
Q4

Sada

Q1 R3

x
Q4

Figura 11(a).

Figura 11(b).
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Figura 11(c).

Existem situaes nas quais diversos dispositivos digitais tm de compartilhar o uso de um nico fio para transmitir um sinal. Isto significa que vrios dispositivos devem ter suas sadas conectadas a um mesmo fio. Isto pode ser realizado somente por portas coletor aberto ou dreno aberto. As sadas TTL totem-pole nunca devem ser conectadas juntas, pois causar sobreaquecimento deteriorando a performance do dispositivo. Quando vrias portas com sadas de coletor aberto ou dreno aberto compartilham uma conexo em comum, conforme mostrado na Figura 12, o fio comum est em nvel alto devido ao resistor de pull-up. Quando qualquer uma das sadas das portas assumirem nvel baixo, haver uma queda de tenso de 5V no resistor RP e o ponto de conexo comum estar em estado baixo. Desta forma, verifica-se que a sada comum estar em nvel alto apenas quando todas as sadas estiverem em nvel alto. Conectando as sadas desta maneira a lgica E (AND) implementada. Isso denominado conexo WIRED-AND (E de fio).

VCC RP

A B C

S=A S=B S=C Simboliza a conexo wired-and

Sada

Figura 12 Operao wired-and usando portas de coletor aberto.

PORTAS TRISTATE
A configurao tristate um terceiro tipo de circuito de sada usado nas famlias TTL e CMOS. Esse tipo de sada aproveita a vantagem da operao de alta velocidade das configuraes de sada pull-up/pull-down ao mesmo tempo permitindo que as sadas sejam conectadas juntas para compartilharem um fio comum. Ela denominada tristate porque permite trs estados na sada: alto (1), Baixo (0) e alta impedncia (high Z). No estado de alta impedncia os dois transistores, pull-up e pull-down, esto desligados de modo que o estado de sada fica em alta impedncia tanto para o GND quanto para a tenso de alimentao. A Figura 13 ilustra esses trs estados. Dispositivos com sadas tristate apresentam uma entrada enable (habilitar). Conforme mostrado na Figura 12, quando enable = 1 (alto) o circuito opera normalmente como um inversor, porque nvel alto na entrada do enable habilita a operao do dispositivo. Quando o
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enable = 0 (baixo), a sada entra no estado de alta impedncia tendo os dois MOSFETs de sada em corte.
VDD A
ON OFF

VDD
A

Baixo

Alto

Alto

OFF ON

Baixo

Alto Enable

Alto Enable

Figura 12(a) Porta NO tristate. Enable=1. Se A = 0

____

Figura 12(b) Porta NO tristate. Enable=1. Se A = 1

____

A =1
VDD

A =0

Alto ou Baixo

OFF OFF

High Z

Baixo Enable

Figura 12(c) Porta NO tristate com enable=0. Se A = X A = high Z Onde X = dont care, ou seja, X=0 ou X=1 (no importa o valor que A assuma) Portas tristate so teis, por exemplo, quando vrios perifricos, cada um com seu prprio endereo, compartilham o mesmo barramento de dados de um controlador que utiliza um microprocessador. O microprocessador troca dados com o perifrico A, acionando este perifrico atravs de seu endereo. Os demais perifricos no devem influenciar na operao e, como compartilham o mesmo barramento, suas portas de sada devem permanecer em high Z, enquanto o microprocessador troca dados com o perifrico A.

____

INTERFACE ENTRE TTL E CMOS

A Figura 13 mostra uma porta lgica NO E, desenvolvida com tecnologia TTL, acionando uma porta de carga E, pertencente a famlia CMOS, alimentada em 5V. O resistor de 3,3k minimiza a incompatibilidade gerada por VOH(mn) = 2,4V na sada de uma porta TTL e o VIH(mn) = 3,5V necessrio na entrada de uma porta CMOS, conforme ilustra a Figura 14. Para reduzir ao mximo o tempo de comutao da porta CMOS, que funo do processo de carga/descarga do capacitor em sua entrada, o resistor pode ser reduzido at 330.
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Sada TTL
+5V 3,3k

Entrada CMOS
VO H(mx)

5V Nvel 1 2,4V

5V Nvel 1 3,5V Nvel Indefinido 1,5V

VIL(mx) VIH (mn)

VO H(mn)

TTL

CMOS

Nvel Indefinido 0,4V 0V Nvel 0

VO L( mx ) VO L( mn )

Nvel 0 0V

Figura 13 Porta acionadora TTL e porta de carga CMOS.

Figura 14 Tenses de sada TTL comparadas com as tenses de entra CMOS.

A Figura 15 ilustra uma porta lgica NO E, desenvolvida com tecnologia CMOS e alimentada em 5V, acionando uma porta de carga NO E, pertencente a famlia TTL. Devido a baixa capacidade de corrente de CIs CMOS, a maneira mais segura de acionar uma ou mais portas TTL atravs de uma porta CMOS utilizar um buffer CMOS, como o 74C902, o CD4049A (porta NO bufferizada), CD 4050A, etc. Um buffer um CI projetado com uma capacidade de corrente de sada maior que a dos CIs padro.
+5V

Acionador CMOS

Buffer CMOS

Carga TTL

Figura 15 - Porta acionadora CMOS e porta de carga TTL.

PERGUNTAS
1) O que so famlias lgicas? 2) Quais so as duas principais famlias lgicas de circuitos integrados digitais? 3) Quais caractersticas de um circuito integrado podem identificar uma famlia lgica? 4) Nos data sheets dos fabricantes existem sempre as especificaes do valor mnimo, tpico ou nominal e mximo. Por que, para o nvel lgico baixo de um sinal digital, mais importante a especificao do valor mximo da tenso do que de seu valor mnimo? 5) Por que, para o nvel lgico alto de um sinal digital, mais importante a especificao do valor mnimo da tenso do que de seu valor mximo?
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6) O que fan-out de um circuito integrado? 7) Em uma famlia lgica, as entradas de um circuito consomem uma corrente de 20mA no nvel lgico alto e -2mA no nvel lgico baixo. A capacidade mxima de corrente em cada sada no nvel lgico alto de 100mA. Qual o fan-out desta famlia lgica? 8) No que a margem de rudo pode influir em um circuito integrado? 9) Por que o produto velocidade x potncia deve ser levado em considerao nos circuitos lgicos? 10) Por que o retardo na propagao influi no desempenho de circuitos lgicos mais complexos? 11) Quais as vantagens e desvantagens entre as famlias de circuitos lgicos TTL e CMOS? 13) Quais as vantagens de se utilizar o FET na famlia MOS? 12) Por que o fan-out elevado nas portas lgicas desenvolvidas com o emprego de MOSFETs em seus circuitos?

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