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UNIVERSIDADE FEDERAL DE SANTA MARIA CENTRO DE TECNOLOGIA DEPARTAMENTO DE ELETRÔNICA E COMPUTAÇÃO Caderno Didático

UNIVERSIDADE FEDERAL DE SANTA MARIA

CENTRO DE TECNOLOGIA

DEPARTAMENTO DE ELETRÔNICA E COMPUTAÇÃO

Caderno Didático - Disciplina de Sistemas Digitais “A”

Prof°. Dr. José Renes Pinheiro

Colaboradores:

José Eduardo Baggio Everton Correia de Camargo Robinson Figueredo de Camargo

Ultima Atualização: junho/2000

ELC 419 - Sistemas Digitais A

2

S U M Á R I O

1.

Introdução

03

2.Flip-Flops ou BI-ESTÁVEIS

04

2.1. Latches

04

2.1.1. Latch SR com Portas NOR

05

2.1.2. Latch SR com Portas NAND

05

2.1.3. Latch SR com ENABLE

06

2.1.4. Latch D

07

2.2.

Flip-Flop

07

2.2.1

Flip flop SR Mestre Escravo

08

2.2.2.

Flip flop JK Mestre Escravo

09

2.2.3.

Flip-Flop Edge-Triggered

10

2.2.4.

Flip-Flop JK Sensível a Borda de Subida

11

2.2.5.

Flip-Flop T

11

2.3. Entradas Assíncronas

12

2.4. Glossário de Flip-Flops e Registradores

12

2.5.Aplicações e Exercícios

13

2.6. Glossário Considerações práticas para Projetos Digitais

15

2.7. Registradores

16

2.7.1. Registradores de Deslocamentos Síncrono

16

3.

PROJETO DE CIRCUITOS SEQÜÊNCIAS

18

3.1. Características e Estrutura de Máquinas Seqüências Síncronas

18

3.2. Tipos de Máquinas Seqüências

19

3.2.1.

Procedimento para Análise de uma MSS

20

3.3.

Procedimento para Projeto para Máquinas de Estado

27

3.4.

Tabela de Estado

27

3.5.

Exercícios de Diagrama de Estados

29

3.6.

Seleção das Variáveis de Estado

34

3.7.

Tabela de Transição

34

3.8.

Tabela de Excitação

35

3.8.

Equações de Excitação e de Saída

36

3.10. Procedimento de Projeto através de Equações de Estado

37

3.11. Simplificações na Máquina de Estado

42

4.

MEMÓRIAS

49

5.

CONVEROSRES A/D e D/A

59

5.1. Conversor Analógico/Digital

59

5.2. Conversor Digital/Analógico

67

7.

BIBLIOGRAFIA

72

7.

BIBLIOGRAFIA

69

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CIRCUITOS SEQÜÊNCIAIS

1.

INTRODUÇÃO

Os circuitos digitais até agora conhecidos pela disciplina de Circuitos Digitais eram formados por lógica combinacional, onde as saídas em qualquer instante de tempo são inteiramente dependentes das entradas presentes neste tempo.

combinacionais,

muitos sistemas encontrados na prática também incluem elementos de memória, estes requerem que o sistema seja descrito em termos de lógica seqüêncial. Um diagrama de blocos de um circuito seqüêncial é mostrado na figura 1 abaixo. Este consiste de portas de lógica combinacional que recebem sinais binários de entradas externas e de saídas de elementos de memória e geram sinais de saídas externas e de entradas de elementos de memória.

Embora

todo

sistema

digital

seja

constituído

por

circuitos

Embora todo sistema digital seja constituído por circuitos Figura 1 - Diagrama de blocos de um

Figura 1 - Diagrama de blocos de um circuito seqüêncial

Um elemento de memória é um dispositivo capaz de armazenar um bit de informação. A informação binária armazenada em elementos de memória pode ser

mudada pelas saídas do circuito combinacional. As saídas dos elementos de memória, são ligadas nas entradas dos gatilhos no circuito combinacional.

O circuito combinacional, por si mesmo, executa um processo de operação de

informação específica, parte da qual é usada para determinar o valor binário para ser armazenado em elementos de memória. As saídas dos elementos de memória são

aplicados no circuito combinacional e fixam, em parte, as saídas do circuito. O processo claramente demostra que as saídas externas de um circuito são uma função não somente das entradas externas, mas também do estado presente de elementos de memória.

O próximo estado dos elementos de memória são uma função das entradas

externas e estados presentes. Assim, um circuito seqüêncial é especificado por uma seqüência de tempo das entradas, e estados internos.

Os circuitos seqüênciais podem operar síncrona ou assincronamente.

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Nos sistemas assíncronos, as saídas dos circuitos lógicos podem mudar de nível lógico, sempre que o nível de uma ou mais deste também mude. Nesta disciplina serão focalizados os circuitos seqüênciais síncronos.

2. FLIP-FLOPS ou BI-ESTÁVEIS

Os elementos de memória são usados em circuitos de seqüência que usam

clock e são chamados de flip-flops, onde estes circuitos são células binárias capazes de armazenar um bit de informação. Um circuito flip-flop tem duas saídas, uma para o valor normal e uma para o valor complementar do bit armazenado neste. Nos sistemas síncronos, os instantes de tempo nos quais qualquer das saídas pode ser alterada, são determinados por um sinal denominado clock. Este sinal, é via de regra, um trem de pulsos retangular ou uma onda quadrada.

chamados

saídas estáveis.

Estes

circuitos

também

são

de

bi-estáveis,

por

possuírem

duas

2.1.

LATCHES

São circuitos bi-estáveis capazes de guardar um bit de informação, assim podem ser chamados de circuitos básicos de memória.

2.1.1. Latch SR com portas NOR

básicos de memória. 2.1.1. Latch SR com portas NOR Figura 1 - Latch SR com portas

Figura 1 - Latch SR com portas NOR

Latch SR com portas NOR Figura 1 - Latch SR com portas NOR Prof. José Renes

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ELC 419 - Sistemas Digitais A 5 Equação de estado   Símbolo   Q ( n

Equação de estado

 

Símbolo

 

Q

(

n

+

1)

=

R

 

(

Q n

)

+

S

R

Q

S

R

= 0(

est in

.

det .)

 

S

   

Q

2.1.2. Latch SR com portas NAND

S     Q 2.1.2. Latch SR com portas NAND Figura 2 - Latch SR com

Figura 2 - Latch SR com portas NAND

Latch SR com portas NAND Figura 2 - Latch SR com portas NAND Prof. José Renes

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Equação de estado

Símbolo

 

Q

(

n

+

1)

=

S

(

Q n

)

+

R

   

S

R

= 0(

est in

.

det .)

 

2.1.3.

Latch SR com Enable

 
 
 
 

Figura 3 - Latch SR com Enable

 
 

Tabela característica

 
     

EN

 

S

 

R

 

Q(n+1)

Q(n+1)

 
   

0 X

   

X

 

Q

(n)

Q (n)

   

1 0

   

0

Q

(n)

Q(n)

   

1 0

   

1

 

0 1

   

1 1

   

0

 

1 0

   

1 1

   

1

----

----

2.1.4.

Latch D

 
  1 ---- ---- 2.1.4. Latch D   Símbolo Figura 5 - Latch D Prof. José

Símbolo

1 ---- ---- 2.1.4. Latch D   Símbolo Figura 5 - Latch D Prof. José Renes
1 ---- ---- 2.1.4. Latch D   Símbolo Figura 5 - Latch D Prof. José Renes

Figura 5 - Latch D

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ELC 419 - Sistemas Digitais A 7 Equação de estado Q ( n + 1) =

Equação de estado

Q(n+1) = D

Símbolo

Digitais A 7 Equação de estado Q ( n + 1) = D Símbolo Para implementarmos

Para implementarmos um latch “ D ” com “enable” basta substituir o lacth “ RS ” comum por um com entrada “enable”.

2.2.

FLIP-FLOPS

Os sinais de saída de uma latch variam instantaneamente com a combinação de suas entradas durante o pulso alto na entrada, já em flip-flops as saídas variam somente durante a transição da entrada de controle (clk) esta transição é chamada disparo ou “trigger”.

(clk) esta transição é chamada disparo ou “trigger”. Figura 6 - Circuito Digital com uso de

Figura 6 - Circuito Digital com uso de Flip-flop

O uso de latches em circuitos seqüênciais pode causar sérios problemas, uma vez que a entrada enable permaneça em nível alto, a saída é dada pela combinação instantânea das entradas que são geradas por uma lógica combinacional das saídas da Latch.

Esta

realimentação

pode

ocasionar

oscilações

no

sinal

de

saída

e

como

resultado os sinais de saída do sistema serão indeterminados. Um bom exemplo é o circuito da figura 7 abaixo:

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8

ELC 419 - Sistemas Digitais A 8 Figura 7 - Circuito Digital com realimentação Tabela característica

Figura 7 - Circuito Digital com realimentação

Tabela característica

EN

K

J

Q(n+1)

 

0 X

X

Q

(n)

 

1 0

0

Q

(n)

 

1 0

1

1

 

1 1

0

0

 

1 1

1

Indefinido

Existem duas maneiras de combinarmos latches para formarmos um flip-flop. Uma é combinarmos duas latches fazendo com que o estado das saídas só mude no nível alto ou baixo da entrada de clock. Tais circuitos são chamados flip-flops mestre- escravo. Uma outra maneira é produzir um flip-flop que seja disparado somente a transição do sinal de clock (0 para 1) ou (1 para zero).

2.2.1. Flip-Flop SR Mestre -Escravo

1) ou (1 para zero). 2.2.1. Flip-Flop SR Mestre -Escravo Figura 8 - Flip-Flop RS Mestre-Escravo

Figura 8 - Flip-Flop RS Mestre-Escravo

Como mostra a figura 8 este flip-flop consiste de duas latches e um inversor. Conforme a figura acima a latch da esquerda é chamada “mestre” e a da direita “escravo”. Quando a entrada de clock é 1 o mestre está habilitado, portanto variações na entrada produzem variações na variável intermediária Y, o escravo por sua vez está desabilitado através do inversor.

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Quando a entrada clk é desabilitado, mantendo Y e Y Q e Q .

Este tipo de combinação para se produzir um flip-flop é chamado flip-flop sensível a nível.

zero o processo se inverte e o mestre é que está

fixos, que por sua vez produziram as saídas do escravo

fixos, que por sua vez produziram as saídas do escravo 2.2.2. Flip-Flop JK Mestre -Escravo O

2.2.2. Flip-Flop JK Mestre -Escravo

O flip-flop JK é uma modificação realizada no "RS", visto anteriormente para evitar termos o estado proibido fazendo com que esta combinação das entradas tenha uma função específica, isto é, o complemento da saída.

uma função específica, isto é, o complemento da saída. Figura 9 - Flip-Flop JK Mestre-Escravo Q

Figura 9 - Flip-Flop JK Mestre-Escravo

da saída. Figura 9 - Flip-Flop JK Mestre-Escravo Q ( n + 1) = J Q
Q ( n + 1) = J Q ( n ) + K Q (
Q ( n + 1) = J Q ( n ) + K Q (
Q ( n + 1) = J Q ( n ) + K Q (

Q(n +1) = J Q(n) + K Q(n)

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2.2.3. Flip-Flop Eddge-triggered

Um flip- flop disparado na borda ignora o pulso de sincronismo, enquanto este possui um nível constante e dispara somente na transição do sinal de sincronismo. Os flip-flops disparados na transição positiva (0 para 1) são ditos sensíveis a borda de subida (positive edge), enquanto que os trigados a transição negativa (1 para 0) são sensíveis a borda de descida (negative edge). A figura abaixo mostra o diagrama lógico de um flip-flop tipo D sensível a borda de subida.

lógico de um flip-flop tipo D sensível a borda de subida. Figura 10 - Diagrama lógico

Figura 10 - Diagrama lógico de um flip-flop tipo D sensível a borda de subida.

Como pode-se observar este circuito tem a mesma forma do mestre-escravo estudado anteriormente, porém a latch mestre é substituída por uma tipo D e um inversor é adicionado. Com a latch mestre do tipo D este flip-flop exibe um comportamento de disparo sensível a borda ao invés de nível (mestre-escravo). Quando a entrada de clock é igual a zero, a latch mestre é habilitada e transfere

o valor da entrada D, enquanto que a latch escravo esta desabilitada fazendo com que a saída não mude. Quando uma transição positiva ocorre, a entrada de clock vai para 1. Isto

desabilita o mestre e habilita

flip-flop o valor do mestre. Assim o valor da saída do flip-flop é o valor da entrada imediatamente anterior a transição de subida do sinal de clock. Enquanto a entrada de clock estiver em nível alto a saída permanece inalterada, pois o mestre está desabilitado e finalmente a transição negativa (1 para 0) , o escravo é desabilitado mantendo a saída constante.

a latch escravo para que esta transfira para a saída do

2.2.4. Flip-Flop JK Sensível a Borda de Subida

a saída do 2.2.4. Flip-Flop JK Sensível a Borda de Subida Figura 11 - Flip-flop tipo

Figura 11 -

Flip-flop tipo JK sensível a borda de subida.

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Equação de Estado

A

= J Q ( n ) + K Q ( n )
= J Q ( n ) + K Q ( n )
= J Q ( n ) + K Q ( n )
= J Q ( n ) + K Q ( n )

= J Q(n) + K Q(n)

2.2.5. Flip-Flop T

A T (toggle) flip-flop muda de estado a cada pulso de clock , pode ser construído a partir de um flip-flop tipo T ou flip-flop JK.

construído a partir de um flip-flop tipo T ou flip-flop JK. Figura 12 - Flip-flop tipo

Figura 12 -

Flip-flop tipo T .

2.3. Entradas Assíncronas

Flip-flops freqüentemente

possuem entradas especiais para preset ou clear da

saída assincronamente ,isto é , independentemente da entrada de clock. Também podem ser ativadas em nível alto ou baixo dependendo do dispositivo utilizado, comercialmente existem uma grande variedade de flip-flops com entradas diretas ativadas em nível alto ou baixo, que podem ser escolhidos convenientemente conforme a aplicação. Afigura abaixo demonstra símbolo de um flip-flops JK com entradas diretas de preset e clear ativas em nível baixo.(CI 7474).

2.4. Glossário - Flip flops e Registradores

Active-Low (Ativo em baixo): A entrada ou a saída de um terminal deve possuir o sinal LOW para estar habilitado ou ativo. Asynchronous (Assíncrono): è a condição em que a saída de um dispositivo troca seu estado instantaneamente com a mudança da entrada independente do sinal de relógio. Clock (relógio): Os dispositivos usam um sinal digital periódico, que altera seu estado de LOW para HIGH, constantemente. Combinational Logic (Lógica Combinacional): É usado por muitos componentes básicos (AND, OR, NOR, NAND) para formar funções lógicas mais complexas. Complement (Complemento): Estado digital oposto - 0 é o complemento de 1 e vice- versa. Digital State (Estado digital): Nível lógico de um circuito digital.

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Disabled (Desabilitado): Condição na qual a entrada e a saída de um circuito digital não estão aptos a aceitar ou transmitir estados digitais. Edge Triggered (Trigado pela borda): O dispositivo digital só estará habilitado a aceitar entradas ou alterar saídas somente na borda positiva ou negativa do sinal de controle ou de relógio. Enabled (Habilitado): A condição na qual o circuito está apto a receber ou transmitir estados digitais. Flip Flop (Flip flop): Circuito capaz de armazenar nível lógico 0 ou 1 baseado em níveis lógicos seqüenciais. Function Table (Tabela verdade): Indica as combinações mais importantes de entrada e saída dos estados de um dispositivo. Latch (latch): Capacidade de armazenar um particular estado digital. O circuito armazena o nível lógico mesmo depois de alterada a entrada. Level Triggeres (nível trigado): veja Pulse Triggered. Master-Slave (Mestre-Escravo): Dispositivo de controle constituído de duas seções:

seção Mestre, que recebe os dados enquanto o relógio é HIGH, e a seção Escravo, que recebe os dados do Mestre quando o relógio vai a LOW. Negative Edge (Borda negativa): Quando a borda do relógio ou o pulso do trigger transita de HIGH para LOW. Noise (Ruído): Qualquer flutuação na tensão geradora momento de chaveamento, cargas eletrostáticas podem causam irregularidades nos níveis das tensões: HIGH e LOW de um sinal digital. Pode provocar erros nas leituras dos níveis lógicos. Octal (Óctuplo): Um grupo de oito. Um flip flop octal é constituído de 8 flip flops em um encapsulamento. Positive Edge (Borda positiva): Quando a borda do relógio ou pulso de trigger transita de LOW para HIGH. Pulse Triggered (Pulso trigado): O termo se dá ao dispositivo digital que pode aceitar pulsos de entrada durante os sinais de controle ou de relógio. Register (Registrador): Grupo de flip flops ou latches que são usados para armazenar palavras binárias e são controlados por um relógio ou sinal de controle comum. Reset (Reset): A condição que produz o estado digital LOW. Sequential Logic (Lógica Seqüencial): Circuito digital que envolve o uso de seqüências d pulso de tempo em conjunto com dispositivos de armazenamento como flip flops e latches e CIs funcionais como contadores ou registradores de deslocamento. Set (Seta): A condição que produz o estado digital HIGH. Setup Time (Tempo de Setup): Tempo duração da borda ativa do pulso de trigger (sinal de controle), necessário para estabilizar o sinal de entrada do dispositivo digital. Store Register (Registro de armazenamento): Dois ou mais circuitos de armazenamento de daos (como flip flops ou latches) usados em conjunto para armazenar bits de informações. Strobe Gates (Componentes de controle): Um componente de controle usado para habilitar ou desabilitar entradas ou saídas de um dispositivo digital particular. Synchronous (Síncrono): A condição na qual a saída de um dispositivo operará somente em sincronismo com um pulso específico ou sinal de trigger - HIGH ou LOW.

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Toggle (Troca): Em um flip flop, toggle é quando o nível lógico Q muda para Q e Q muda para Q. Transition (Trânsito): Instante da transição do estado digital HIGH para LOW ou LOW para HIGH. Transparent Latch (Latch transparente): Dispositivo assíncrono no qual as saídas armazenarão os estados mais recentes das entradas. A saída imediatamente segue os estados das entradas sem esperar a chegada do pulso de trigger e mantêm os estados mesmo depois das entradas serem removidas ou desabilitadas. Trigger (Disparo): O sinal de controle de entrada de um dispositivo digital é usado para especificar o instante em que o dispositivo aceita as entradas ou muda as saídas.

2.5. Aplicações e Exercícios

2.5.1. Uso do flip flop octal do tipo D em uma aplicação com Microcontrolador

Muitos dos latches e flip-flops básicos estão disponíveis em CIs octais. Nesta configuração, estão oito latches ou flip flops em um simples encapsulamento. Se todos os oitos latches ou flip flops são controlados por um relógio comum, isto é chamado de registrador de 8 bits. Um exemplo de registrador de 8 bits a base de flip flops é o CMOS 74HCT273 de alta velocidade (disponível nas famílias TTL LS e S). O 74273 contêm 8 flip flops do tipo D, todos controlados com por um relógio comum (Cp) trigados pela borda. Na borda positiva do Cp, os 8 bits de dados de D0 a D7 são controlados nos 8 D flip flops e a saída de Q0 a Q7. O 74273 possui um reset

mestre ( M r ) ativo em baixo (LOW), o qual proporciona um reset assíncrono para todos os flip flops. Uma aplicação do 74273 D flip flop é mostrada abaixo. É usado um registrador update e hold. A cada 10s ele recebe um pulso de relógio do microcontrolador 68HC11 da Motorola. Os dados estão em D0 - D7 e a cada borda positiva do relógio são dirigidos para os registradores e saídas Q0 - Q7.

relógio são dirigidos para os registradores e saídas Q0 - Q7. Prof. José Renes Pinheiro, Dr.Eng.

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O sensor de temperatura analógico é usado para fornecer uma tensão de saída

proporcional à temperatura em graus centígrados. O microcontrolador 68HC11 tem a capacidade de ler valores de tensão analógica e converter em valor digital equivalente.

O software do microcontrolador converte a palavra digital em código BCD de saída para o mostrador.

A saída BCD do 68HC11 está em constante atualização de acordo com as

flutuações da temperatura. Uma maneira de estabilizar essas flutuações dos dados é o uso de um registrador controlado, como o 74HCT273. O registrador só envia os dados

para a saída a cada 10s, facilitando assim a leitura.

Exercício 10-2: Usando a ferramenta da Xilinx desenhe a forma de onda da saída Q para um S-R flip flop.

G S R Q Exercício 10-15:
G
S
R
Q
Exercício 10-15:

O símbolo lógico de meio flip flop dual tipo D 7474, é apresentado na figura

abaixo:

a) Usando a ferramenta da Xilinx, desenhe a saída Q com as entradas indicadas no diagrama.

Xilinx, desenhe a saída Q com as entradas indicadas no diagrama. Prof. José Renes Pinheiro, Dr.Eng.

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2.6. Glossário - Considerações Práticas para Projetos Digitais

Duty Cycle: (Razão Cíclica): A razão entre a duração de tempo em que a onda periódica é HIGH pelo período total da onda. Float (flutuação): A condição na qual a entrada ou a saída em um circuito não é nem HIGH nem LOW devido ao fato de não estar conectado diretamente a um nível de tensão high ou low. Hold Time (Tempo de espera): A duração de tempo, depois da borda do clock estar ativa, que deve ser respeitado até que os dados estejam seguros para o seu reconhecimento. Hystetesis (Histerese): Em digitais, especialmente nos CI´s Schmitt triggers, Histerese é a diferença de tensão entre o nível positivo de chaveamento e o nível negativo de chaveamento. Jitter: Termo usado em eletrônica digital para descrever formas de onda que possuem algum grau de ruído eletrônico, causando ruído na subida e queda entre e durante a transmissão do nível. Power-Up: Termo usado para descrever o evento ou estado inicial quando se “liga” um CI ou sistema digital Pull_Down Resistor: Resistor com uma terminação ligada a LOW e a outra conectada na entrada ou saída de uma linha, tal que, quando a linha está flutuando, a tensão nesta linha será instantaneamente colocada no estado LOW. Pull_Up Resistor: Resistor com uma terminação ligada a HIGH e a outra conectada na entrada ou saída de uma linha, tal que, quando a linha está flutuando, a tensão nesta linha será instantaneamente colocada no estado HIGH. Race Condition: A condição na qual o nível digital (1 ou 0) está mudando de estado no mesmo instante em que a borda de clock de um dispositivo síncrono, faz com que o nível do sinal de entrada neste tempo seje indeterminado. SPST Switch (Chave SPST): Abreviação de polo simples, polo throw. Uma chave SPST é usada para fazer ou interromper o contato com uma linha elétrica simples.

2.6. REGISTRADORES

Grupo de flip flops que tem por função armazenar bits. 1 flip flop armazena 1 bit n flip flops armazenam n bits

2.6.1.

Registradores de Deslocamentos Síncronos Função: Deslocamento da informação contida para a esquerda ou para a

direita.

Aplicação:

- Transmissão Serial - Conversão série paralela

- Multiplicação e Divisão por 2

Diagrama Lógico de um registrador de deslocamento universal.

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ELC 419 - Sistemas Digitais A 16 Função de Entrada dos Flip flops: D D D

Função de Entrada dos Flip flops:

D

D

D

D A3 = A 2 S L + X 3 P + I R S R

= I L S L + X 0 P + A 1 S R

A0

A1

A2

=

A 0 S L

+

X 1 P

+

A 2 S R

=

A 1 S L

+

X 2 P

+

A 3 S R

Pode ser acrescentado algo dos livros.

Introdução:

Registradores são necessários em sistemas digitais para armazenar temporariamente um grupo de bits. Bits de dados (1´s ou 0´s) necessitam em sistemas digitais ser temporariamente copiados, movidos, deslocados para a direita, deslocados para a esquerda uma ou mais posições. Um registrador de deslocamento facilita a manipulação desses bits de dados. Muitos registradores de deslocamento podem lidar com movimento paralelo de bits, assim como movimento serial, e podem ser usados para a conversão paralela e serial paralela.

Tipos de Registradores de Deslocamento:

Conversão paralela para serial Registrador Recirculante Conversão serial para paralela Contador em anel e Contador Johnson Shiff

Registrador de deslocamento 74164 8 bits entrada serial, saída paralela. O 74164 possue duas entradas seriais (D Sa e D Sp ), lidas em sincronismo com a borda positiva do clock (C P ). Cada borda do pulso positivo deslocará os bits de dados

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uma posição para a direita. O MR é ativo em LOW, isto é, ele reseta todos os flip flops quando possui pulso LOW.

Das Dsb Cp MR Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
Das
Dsb
Cp
MR
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

Exercício: Montar o circuito com a ferramenta Xilinx usando o diagrama lógico e desenhe a forma de onda para uma conversão de serial para paralela do número binário 11010010 usando o 74161, usando os seguintes sinais.

MR Clk 0 1 2 3 4 5 6 7 8 9 10 Strobe C
MR
Clk
0
1 2
3
4
5
6
7
8
9
10
Strobe
C p
1 2
3
4
5
6
7
8

D Sb

3.

 

1

1

0

1

0

0

1

0

Análise de Circuitos Seqüênciais

 

3.1.

Características

e

Estrutura

das

Máquinas

Seqüências

Síncronas

Um circuito seqüencial caracteriza-se por ter a sua saída, ou uma amostra da saída, realimentada para a entrada.

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ELC 419 - Sistemas Digitais A 18 Figura 1 - Diagrama de blocos de um sistema

Figura 1 - Diagrama de blocos de um sistema seqüencial.

Em outras palavras isto quer dizer que a próxima saída de uma máquina seqüencial depende das entradas atuais e da saída atual desta máquina seqüencial. A figura1 mostra um diagrama característico de um sistema seqüencial. Nos circuitos seqüenciais podemos encontrar duas diferenças com relação a figura acima:

1)

A

lógica

de

saída

pode não existir.

Neste caso a saída da máquina

seqüencial é o “Estado Atual” que corresponde a saídas dos flip-flops ou memória.

2) A saída também é função das entradas e não função única e exclusiva do estado atual. A estrutura de uma máquina seqüêncial ( ou de estados) é dividida em blocos de lógica combinacional e de elementos de memória (flip-flops). Os blocos combinacionais por sua vez geram os sinais de saída e as funções de entrada (ou excitação) para os blocos de memória que fornecerão o próximo estado da máquina. As máquinas de estado podem ser classificadas em dois tipos, conforme a geração das saídas, Máquina de Mealy e Máquina de Moore.

3.2. Tipos de Máquinas Seqüenciais

Quando a saída de uma máquina seqüencial é função apenas do estado atual esta máquina é chamada de Moore, e quando a saída é função das entradas e do estado atual a máquina é chamada de Mealy.

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19

As máquinas de Moore

podem ser representadas por diagramas de estado

onde um círculo representa o estado atual, e uma seta representa a transição entre dois estados (atual e futuro).

Neste caso, dentro de cada círculo, que representa o estado, coloca-se uma letra ou número que identifique o estado e o valor das saídas correspondentes a este estado, e em cada flecha que representa uma transição, coloca-se o valor das entradas do circuito.

As máquinas de Mealy podem ser representadas por diagramas de estado onde um circulo representa o estado atual, e uma seta representa a transição entre dois estados (atual e futuro).

Neste caso dentro de cada círculo, que representa o estado, coloca-se uma letra ou número que identifique o estado, e em cada flecha, que representa uma transição, coloca-se o valor das entradas e das saídas.

Com estas máquinas seqüenciais síncronas (MSS) é possível fazer contadores de qualquer seqüência, inclusive contadores tipo “up/down”, que contam incrementando ou decrementando. Neste tipo de contador uma entrada indica o sentido correto de contagem.

Na figura 2, abaixo podemos ver o diagrama de estados para um contador “up/down” de 2 bits.

de estados para um contador “up/down” de 2 bits. Figura 2 - Diagrama de estados para

Figura 2 - Diagrama de estados para um contador “up/down”

Diagrama de estados de um contador “up/down” de 2 bits. “ud” é uma entrada que determina o sentido da contagem. Repare que cada estado da MSS está associado a saída dos flip-flops. Apesar disto os nomes dos estados poderiam ser qualquer número ou letra.

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20

Neste exemplo, apenas como função mnemônica, o nome dos estados e o valor de saída do contador são os mesmos. No caso de contadores os estados costumam não ter nomes ficando definido apenas pelas saídas dos flip-flops. Na prática podemos projetar máquinas com conjuntos de saídas Mealy e

Moore, porém esta distinção é necessária em projetos com dispositivos de lógica programável.

O bloco de memória de estado pode ser construído com qualquer dos flip-

flops estudados no capítulo 2.

3.2.1. Procedimento para Análise de uma MSS

Considere a definição formal abaixo

Onde:

PE = F (EA,X)

Z = G (EA,X)

ou Z = G (EA)

PE

– próximo estado

EA

– estado atual

X

– entradas

Z

– saídas

Lembrando que o conceito de estado implica no conhecimento do passado do circuito. A análise de máquinas de estado pode ser dividida em três passos básicos.

1)

Identificar as funções de próximo estado e saída F e S, respectivamente.

2)

Através de F, G e da equação de estado do flip-flop usado no bloco de memória, montar a tabela de estado que especifica completamente o próximo estado e saídas do circuito para qualquer possível combinação de estado atual e entradas.

3)

Opcionalmente o diagrama de estado pode ser construído. Este diagrama fornece a mesma informação da tabela de estado em uma forma gráfica, conforme figura 3.

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21

ELC 419 - Sistemas Digitais A 21 Figura 3 - Tabela de estado em forma gráfica

Figura 3 - Tabela de estado em forma gráfica

As equações de entrada ou excitação são dadas por:

Do = Qo EN + Qo EN

D 1 = Q 1 EN + Q 1 Qo EN + Q 1 Qo
D 1 = Q 1 EN + Q 1 Qo EN + Q 1 Qo
D 1 = Q 1 EN + Q 1 Qo EN + Q 1 Qo
D 1 = Q 1 EN + Q 1 Qo EN + Q 1 Qo
D 1 = Q 1 EN + Q 1 Qo EN + Q 1 Qo
D 1 = Q 1 EN + Q 1 Qo EN + Q 1 Qo

D1 = Q1 EN + Q1 Qo EN + Q1 Qo EN

Para o flip-flop tipo D temos que as equações de estado ou transição são dadas

por:

Qo ( n + 1) = Do = Qo ( n ) EN + Qo
Qo ( n + 1) = Do = Qo ( n ) EN + Qo
Qo ( n + 1) = Do = Qo ( n ) EN + Qo
Qo ( n + 1) = Do = Qo ( n ) EN + Qo

Qo (n + 1) = Do = Qo (n) EN + Qo (n) EN

Q1(n + 1) = D1 = Q1(n) EN + Q1(n) Qo (n ) EN + Q1(n ) Qo (n) EN

Assim podemos montar a tabela de transição do bloco de memória como:

EA

PE/EN=0

PE/EN=1

Qo

Q1

Qo(n+1)

Q1(n+1)

Qo(n+1)

Q1(n+1)

0

0

0

0

0

1

0

1

0

1

1

0

1

0

1

0

1

1

1

1

1

1

0

0

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22

A

equação de saída é dada por : MAX = Q1 Qo EN

E

finalmente a tabela de estado que fornecerá o comportamento do sistema

seqüêncial é obtida convencionalmente chamando os estados atuais por letras como:

A para Qo(n) +0 e Q1(0) = 0, B para 0 1,C para 1 0 , D para 1 1.

EA

PE

Z

-----------

EN=0

EN=1

------------

A

A

 

B 0

B

B

 

C 0

C

C

 

D 0

D

D

 

A 1

Para termos uma representação gráfica podemos construir o diagrama de estados. A flecha entre um estado e outro representa uma transição do sinal de clock, enquanto que os valores das entradas e saídas são representados ao lado de cada transição no formato Entrada/Saída. Assim o diagrama de estados para o exemplo proposto é dado na figura 4:

de estados para o exemplo proposto é dado na figura 4: Figura 4 - Diagrama de

Figura 4 - Diagrama de Estados

Como podemos observar a máquina de estado proposta foi construída com arquitetura Mealy. O diagrama da figura 5 abaixo, mostra a representação de uma máquina similar com arquitetura Moore, onde dentro de cada estado temos o fator de saída.

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23

ELC 419 - Sistemas Digitais A 23 Figura 5 - Diagrama da Máquina de Moore Portanto

Figura 5 - Diagrama da Máquina de Moore

Portanto uma análise completa de um sistema seqüêncial engloba os seguintes

passos:

1)

Determinar as equações de excitação para as entradas de controle dos flip- flops.

2)

Substitua as equações de excitação nas equações características (ou de estado) dos flip-flops para obter as equações de transição.

3)

Construa a tabela de transição com as equações de transição.

4)

Determine as equações de saída.

5)

Adicionar os valores de saída à tabela de transição, para cada estado (Moore) ou estado/entrada (Mealy) criando a tabela de estado. Opcionalmente pode-se dar nomes aos estados ao invés do código binário das saídas dos flip-flops.

6)

Desenhe o diagrama de estado.

A figura 6, mostra uma máquina de estados com flip-flops JK.

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24

ELC 419 - Sistemas Digitais A 24 Figura 6 - Máquina de estados com flip-flops JK.

Figura 6 - Máquina de estados com flip-flops JK.

O procedimento para análise é o mesmo só lembrando que agora a equação característica do flip-flop é :

Q(n+1) = J Q(n) + K Q(n)

1)

EQUAÇÕES DE EXCITAÇÃO

Jo = X Y = X Y

Ko = X Y +Y Q1

J 1 = X Qo + Y

K1 = Y Qo+ X Y Qo

2)

EQUAÇÕES DE TRANSIÇÃO

Qo(n +1) = J Qo + Ko Qo

Qo ( n + 1) = X Y Qo + ( X Y + Y
Qo ( n + 1) = X Y Qo + ( X Y + Y

Qo(n + 1) = X Y Qo + ( X Y + Y Q1) Qo

Qo(n + 1) = X Y Qo + ( X Y Y Q1) Qo

Qo(n + 1) = X Y Qo + ( X + Y )(Y + Q1)
Qo(n + 1) = X Y Qo + ( X + Y )(Y + Q1) Qo

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25

Qo(n + 1) = X Y Qo + X Y Qo + X Q1 Qo
Qo(n + 1) = X Y Qo + X Y Qo + X Q1 Qo + Y Q1 Qo
Qo(n + 1) = X Y Qo (n) + X Y Qo (n) + X
Qo(n + 1) = X Y Qo (n) + X Y Qo (n) + X Q1(n) Qo + Y Q1(n) Qo
Q 1( n + 1) = J 1 Q 1( n ) + K 1
Q 1( n + 1) = J 1 Q 1( n ) + K 1
Q 1( n + 1) = J 1 Q 1( n ) + K 1
Q 1( n + 1) = J 1 Q 1( n ) + K 1

Q1(n +1) = J1 Q1(n) + K1 Q1

Q 1( n + 1) = ( X Qo + Y ) Q 1( n
Q 1( n + 1) = ( X Qo + Y ) Q 1( n

Q1(n +1) = ( X Qo + Y ) Q1(n) + (Y Qo(n) + X Y Qo) Q1

Q1(n + 1) = X Q1 Qo + Y Q1 + X Y Q1 + Y Q1 Qo + X Q1 Qo + Y Q1 Qo

3)

EQUAÇÕES DE SAÍDA

Z

= X Q 1 Qo + Y Q 1 Qo
= X Q 1 Qo + Y Q 1 Qo
= X Q 1 Qo + Y Q 1 Qo

= X Q1 Qo +Y Q1 Qo

4) TABELA DE TRANSIÇÃO

   

EA

   

PE / Saída

   
   

Entradas

X Y

 

Q1(n) Qo(n)

0

0

0

1

 

1

0

1

1

 

0

0

0

0 /0

1

0 /1

 

0

1 /0

1

0 /1

 

0

1

0

1 /0

1

1 /0

 

1

0 /0

1

1 /0

 

1

0

1

0 /0

0

0 /0

 

1

1 /0

0

0 /0

 

1

1

1

1 /0

1

0 /0

 

0

0 /1

1

0 /1

X

 

Y

Q1(n)

Qo(n)

 

J1

K1

Jo

Ko Q1(n+1)

Qo(n+1)

0

 

0

0

0

0

0

0

0

0

0

0

 

0

0

1

0

0

0

0

0

1

0

 

0

1

0

0

0

0

0

1

0

0

 

0

1

1

0

0

0

0

1

1

0

 

1

0

0

1

1

0

0

1

0

0

 

1

0

1

1

0

0

0

1

1

0

 

1

1

0

1

1

0

1

0

0

0

 

1

1

1

1

0

0

1

1

0

1

0

0

0

0

0

1

1

0

1

1

0

0

1

1

1

1

1

1

0

1

0

1

0

0

0

1

1

1

1

1

0

1

1

1

1

1

1

0

0

1

1

0

0

1

1

0

0

1

0

1

1

0

1

1

1

0

0

1

1

1

1

1

0

1

1

0

1

0

0

1

1

1

1

1

0

0

1

0 (1)

0

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26

Q1* = X Q1 Qo + Y Q1 + X Y Q1 + Y Q1 Qo + X Q1 Qo + Y Q1 Qo

Qo* = X Y Qo + X Y Qo + X Q1 Qo + Y
Qo* = X Y Qo + X Y Qo + X Q1 Qo + Y Q1 Qo

J 1 = X Qo + Y

K1 = Y Qo+ X Y Qo

Jo = X Y = X Y

Ko = X Y +Y Q1

J

K

Q*

0

0

Q

0

1

0

1

0

1

1

1

Q

5)

TABELA DE ESTADO PARA : A= 0 0 ; B= 0 1 ;C= 1 0;D= 1 1

EA

 

PE / Z

 
   

Entradas

X Y

 

0

0

0

1

1

0

1

1

A

A

/0

C

/1

B

/0

C

/1

B

B

/0

D

/0

C

/0

D

/0

C

C

/0

A

/0

D

/0

A

/0

D

D

/0

C

/0

A

/1

C

/1

A /0 D D /0 C /0 A /1 C /1 Figura 7 - Diagrama da

Figura 7 - Diagrama da Máquina de estado

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27

3.3.

PROCEDIMENTO

ESTADO

PARA

PROJETO

DE

MÁQUINAS

DE

Os passos para projeto de uma MSS tem início em uma descrição ou especificação de trabalho e ordem inversa ao procedimento de análise estudado no capítulo anterior, como:

1)

Construa a tabela e/ou diagrama de estados utilizando a descrição ou

2)

especificação de trabalho desejada ao sistema digital. Se possível minimize o número de estados na tabela de estados.

3)

Selecione um conjunto de variáveis de estados [Qx(n),Qx(n+1)] e

4)

relacionando as combinações destas com os estados da tabela de estados. Substitua as combinações das variáveis das variáveis de estado na tabela de

5)

estados para criar a tabela de transição, que mostra a próxima combinação desejada para a variável de estado e para cada combinação da entrada. Escolha um tipo de flip-flop para a memória de estado.

6)

Construa a tabela de excitação que mostra os valores de excitação em

7)

função das entradas e estados atuais. Calcule as equações de excitação que satisfazem a tabela de excitação

8)

(mapas de Karnaught ou outro método de simplificação. Desenhe o diagrama lógico do circuito

3.4. TABELA DE ESTADO

Existem várias maneiras de descrever uma máquina de estado, como mapas ASM(Assembler) e linguagem de descrição de máquina de estados que especifica indiretamente a tabela de estado. Porém aqui estudaremos apenas tabelas que especificam diretamente o funcionamento da máquina. A construção da tabela de estado ou diagrama de estado parte de uma especificação ou descrição de trabalho, portanto utilizaremos um exemplo para descrever o procedimento.

Exemplo1: Seja uma máquina seqüêncial que receba através de um par de

fios uma seqüência de pulsos e sinalize com nível lógico "1" sempre que os três

últimos

bits

forem

1.

(OBS.: O clock da máquina e da transmissão serial são

iguais)

clock da máquina e da transmissão serial são iguais) Figura 8 - Máquina Seqüêncial A figura

Figura 8 - Máquina Seqüêncial

A figura 9, mostra o diagrama de estados

a) por Moore e

b) por Mealy

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28

ELC 419 - Sistemas Digitais A 28 Figura 9 - Diagrama de estados a) por Moore

Figura 9 - Diagrama de estados

a) por Moore

e

b) por Mealy

por

Mealy é possível obtermos uma redução no número de estados, porém em alguns casos a característica assíncrona das saídas Mealy pode trazer problemas. Nas tabelas abaixo são mostrados os estados para ambos os diagramas acima representados para o exemplo1.

Claramente

observando

os

diagramas

de

estado

observamos

que

EA

 

PE / Z

Z

 

X = 0

X = 1

 
 

A A

B

0

 

B A

C

0

 

C A

D

0

 

D A

D

1

(a) Tabela para Moore

EA

PE / Z

 
 

X = 0

X

= 1

A

A /0

B /0

B

A /0

C

/0

C

A /0

C

/1

(b) Tabela para Mealy

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29

3.5. EXERCÍCIOS DE DIAGRAMA DE ESTADOS

Exercício 1 Projete um circuito sequencial observando o diagrama de estados e atribuição. Use a tabela de estado reduzida, com atribuição binária - Atribuição 1. Use flip flop JK. Apresentar o circuito lógico.

Tabela de Excitação do flip flop JK

Q(t)

Q(t+1)

J

K

0

0

0

X

0

1

1

X

1

0

X

1

1

1

X

0

Tabela de Atribuições de Estados Binários reduzido

Estados

Atribuição

Atribuição

1

2

 

a 001

000

 

b 010

010

 

c 011

011

 

d 100

101

 

e 101

111

Diagrama de Estado da Atribuição 1

101   e 101 111 Diagrama de Estado da Atribuição 1 Prof. José Renes Pinheiro, Dr.Eng.

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30

Tabela de Excitação - Atribuição 1

Est. Atual

Ent.

Próx.Estado

 

Saída do Circ. Comb. - Ent. FF´s

Saíd

 

a

A

B

C

X

A

B

C

JA

KA

JB

KB

JC

KC

Y

0

0

1

0

0

0

1

0

X

0

X

X

0

0

0

0

1

1

0

1

0

0

X

1

X

X

1

0

0

1

0

0

0

1

1

0

X

X

0

1

X

0

0

1

0

1

1

0

0

1

X

X

1

0

X

0

0

1

1

0

0

0

1

0

X

X

1

X

0

0

0

1

1

1

1

0

0

1

X

X

1

X

1

0

1

0

0

0

1

0

1

X

0

0

X

1

X

0

1

0

0

1

1

0

0

X

0

0

X

0

X

1

1

0

1

0

0

0

1

X

1

0

X

X

 

0 0

1

0

1

1

1

0

0

X

0

0

X

X

 

1 1

Mapas de Karnaught - Funções de entrada e saída

CX JA 00 01 11 10 00 X X AB 01 1 1 11 X
CX
JA
00
01
11
10
00
X
X
AB
01
1
1
11
X
X
X
X
10
X
X
X
X
JA = BX CX KB 00 01 11 10 00 X X X X AB
JA = BX
CX
KB
00
01
11 10
00
X
X
X
X
AB
01
1
1
1
11
X
X
X
X
10
X
X
X
X
KB = C + X
CX
Y
00
01
11
10
00
X
X
AB
01
11
X
X
X
X
10
1
1

Y = AX

CX KA 00 01 11 10 00 X X X X AB 01 X X
CX
KA
00
01
11
10
00
X
X
X
X
AB
01
X
X
X
X
11
X
X
X
X
10
1
KA = C X

KA = C X

KA = C X
CX JC 00 01 11 10 00 X X X X AB 01 1 X
CX
JC
00
01
11
10
00
X
X
X
X
AB
01
1
X
X
11
X
X
X
X
10
1
X
X

JC =

x

JC = x

Desenhe o diagrama lógico do circuito 1:

CX JB 00 01 11 10 00 X X 1 AB 01 X X X
CX
JB
00
01
11
10
00
X
X
1
AB
01
X
X
X
X
11
X
X
X
X
10
JB = A

JB = A

X

CX KC 00 01 11 10 00 X X 1 AB 01 X X 1
CX
KC
00
01
11
10
00
X
X
1
AB
01
X
X
1
11
X
X
X
X
10
X
X
1
KC = X

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31

Exercício 2

Repetir o exercício número 1 com Atribuição 2. Apresentar o circuito lógico.

Diagrama de Estado da Atribuição 2

o circuito lógico. Diagrama de Estado da Atribuição 2 Tabela de Excitação - Atribuição 2 Est.

Tabela de Excitação - Atribuição 2

Est. Atual

Ent.

Próx.Estado

Saída do Circ. Comb. - Ent. FF´s

Saída

A

B

C

X

A

B

C

JA

KA

JB

KB

JC

KC

Y

0

0

0

0

0

0

0

0

X

0

X

0

X

0

0

0

0

1

0

1

0

0

X

1

X

0

X

0

0

1

0

0

0

1

1

0

X

X

0

1

X

0

0

1

0

1

1

0

1

1

X

X

1

1

X

0

0

1

1

0

0

0

0

0

X

X

1

X

1

0

0

1

1

1

1

0

1

1

X

X

1

X

0

0

1

0

1

0

1

1

1

X

0

1

X

X

0

0

1

0

1

1

1

0

1

X

0

0

X

X

0

1

1

1

1

0

0

0

0

X

1

X

1

X

1

0

1

1

1

1

1

0

1

X

0

X

1

X

0

1

Mapas de Karnaught - Funções de entrada e saída CX CX CX JA 00 01
Mapas de Karnaught - Funções de entrada e saída
CX
CX
CX
JA
00
01
11
10
K
00
01
11
10
JB
00
01 11
10
A
00
X
X
00
X
X
X
X
00
1 X
X
AB
01
1
1
AB
01
X
X
X
X
AB
01
X
X
X
X
11
X
X
11
X
X
1
11
X
X
X
X
10
X
X
X
X
10
X
X
10
X
X
1

JA = B + CX

Prof. José Renes Pinheiro, Dr.Eng.

KA = B x

KA = B x

KA = B x
JB = C

JB = C

X

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CX KB 00 01 11 10 00 X X X X AB 01 1 1
CX
KB
00
01
11
10
00
X
X
X
X
AB
01
1
1
1
11
X
X
1
1
10
X
X
X
X
KB = X + C
CX
Y
00
01
11
10
00
X
X
AB
01
11
X
X
1
10
X
X
1

Y = AX

CX JC 00 01 11 10 00 X X AB 01 1 1 X X
CX
JC
00 01
11
10
00
X
X
AB
01
1 1
X
X
11
X
X
X
X
10
X
X
X
X
JC = B

Desenhe o diagrama lógico do circuito 2:

   

CX

 
 

KC

00

01

11

10

 

00

X

X

X

X

AB

01

 

X

   

11

X X X
X
X
X

X

 
1 1
1
1

10

 

X

   
KC = x

KC = x

KC = x

Exemplo 3:

Um somador completo, conforme figura abaixo, recebe duas entradas externas X e Y, a terceira entrada Z vem de uma saída de um flip flop D. A saída carry (vai- um) é transferida para o flip flop a cada pulso de clock. A saída externa S resulta da soma de X, Y e Z. Assuma que X e Y varie após a transição de descida do pulso de clock.

X

Y

Somador S C Completo Z C Q D
Somador
S
C
Completo
Z
C
Q
D

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Exemplo 4:

Projete um circuito sequencial com dois flip flops e uma entrada. Quando a

entrada for igual a 1, a saída do flip flop repete a seqüência 00, 01, 10. Quando a entrada for igual a zero, eles repetem as seguintes seqüências: 11,10,01. Projete o circuito com:

a) Flip flop tipo T

b) Flip Flop tipo D

Exemplo 5:

Projete um circuito com um flip flop e duas entradas conforme mostrado no diagrama de
Projete um circuito com um flip flop e duas entradas conforme mostrado no
diagrama de temporização abaixo. A saída do flip flop é setada quando A=1 e B=0, e
é limpada quando A=1 e B=1 e é deixada no mesmo estado nos outros casos.
Clock
t
A
t
B
t
Q
t

Exemplo 6:

Projete um circuito seqüencial cujo diagrama de estados é dado. Use flip flops tipo RS.

00

01

10

/ 0

/ 1

/ 1

11/ 0 0 1
11/ 0
0
1

00 / 1

01

10

11

/ 0

/ 0

/ 1

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3.6. SELEÇÃO DAS VARIÁVEIS DE ESTADO

A seleção das variáveis de estado consistem em determinarmos o código binário de cada estado que será formado pelas saídas dos flip-flops. Ambos os exemplos 1(a) e 1(b) necessitam no mínimo de 2 flip-flops para que possamos

representar todos os estados, pois temos número de flipflops).

os

estados utilizando mais flip-flops, isto resultará em um número menor de portas para gerarmos os sinais de excitação dos flip-flops (equação de excitação menor). A tabela abaixo mostra alguns códigos usuais onde o projetista deve escolher conforme a necessidade e aplicação.

deve escolher conforme a necessidade e aplicação. combinações possíveis ( onde n é o um outro

combinações possíveis ( onde n é o

um

outro

tipo

de

código

Convenientemente

podemos

selecionar

para

Estados

BCD

One-Hot

Quase One-Hot

A 0

0

0

0 0 1

0

0 0

B 0

1

0

0 1 0

0

0 1

C 1<