Sistemas Digitais 
Engenharia Electrotécnica ‐ Engenharia Informática 
EXAME B 

Nome __________________________________________________________________________________ 

Número _____________________ Curso__________________________ Classificação ________________ 

1‐ Escreva um módulo em VHDL que implemente o seguinte comparador digital de dois bit: [12] 

A saída Y deverá ser ‘1’ lógico no caso das palavras A e B serem iguais caso contrário Y será igual a 
‘0’. Sugestão: Utilize vectores para representar os sinais de entrada. 

(se já não se recordar do modo de operação de um comparador pode ler as páginas 51, 52 e 53 da sebenta 
“Pneumática e Automatismos” que pode encontrar em www.ipb.pt/~jpcoelho/Misc/PeA_.pdf) 

A preencher pelo professor. 

 
 
 

2‐ Escreva um “testbench” para o circuito anterior com os seguintes estímulos: [8] 
B1 e A1 constantes e iguais a 1 
A0 e B0 devem possuir o seguinte comportamento temporal: 

A preencher pelo professor. 
 
 

 
1 
  
SUGESTÃO DE RESOLUÇÃO

-- TESTBENCH
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.all;
USE ieee.numeric_std.ALL;
-- MODULO
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY tb IS entity comparador is

END tb; Port ( A : in STD_LOGIC_VECTOR (1
downto 0);
ARCHITECTURE behavior OF tb IS B : in STD_LOGIC_VECTOR (1
downto 0);
COMPONENT comparador Y : out STD_LOGIC);
PORT( end comparador;
A : IN std_logic_vector(1
downto 0); architecture Behavioral of comparador is
B : IN std_logic_vector(1
downto 0); begin
Y : OUT std_logic
); process(A,B)
END COMPONENT; begin
if A=B then
signal A : std_logic_vector(1 downto Y<='1';
0) := (others => '0'); else
signal B : std_logic_vector(1 downto Y<='0';
0) := (others => '0'); end if;
signal Y : std_logic; end process;

BEGIN end Behavioral;

uut: comparador PORT MAP (
A => A,
B => B,
Y => Y
);

A(1)<='1';
B(1)<='1';
A(0)<='1','0' after 10 ns,'1' after 30
ns;
B(0)<='0','1' after 20 ns,'0' after 40
ns;

END;

 
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