ELD020: Sistemas Digitais II - Prof. Dr. Valter F.

Avelino (2021)

Biestáveis – Entradas Assíncronas

Aula 4
1

❑Entradas Assíncronas em Biestáveis

Entradas de Controle Assíncronas: Entradas de controle da operação do
FF cuja efetivação da ação não depende da borda do clock
(por isso são assíncronas).
• São independentes e prioritárias em relação às entradas
síncronas (seu efeito sobrepõe-se ao de qualquer
entrada síncrona);
• São geralmente utilizadas para determinação das
condições iniciais do FF (independente da presença de
sinal de clock) ou podem ser utilizadas para “forçar” o
retorno do biestável a uma condição específica (SET ou
RESET).
Nomenclatura: PRESET ou PRE → impõe o estado de SET (normalmente
ativa em nível lógico zero – NL0);
CLEAR ou CLR → impõe o estado de RESET (normalmente
ativa em nível lógico zero – NL0).

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Biestáveis – Entradas Assíncronas

Aula 4
2

❑Entradas Assíncronas em Biestáveis

Exemplo de entradas de controle assíncronas em FF JK:

As notas de aula servem como roteiro de aula para o professor, contendo os principais tópicos que serão
explorados durantes as aulas. Podem servir como roteiro de estudo, mas não substituem o livro texto:
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Biestáveis – Entradas Assíncronas

Aula 4
3

❑Exercício 1: Completar a forma de onda da saída Q do FF JK.

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Biestáveis – Entradas Assíncronas

Aula 4
4

❑Entradas Assíncronas em Biestáveis

Exemplo de entradas de controle assíncronas em FF D:

PRESET

D CLKPRECLR Qn+1
0 ↑ 1 1 0 (reset síncrono)
1 ↑ 1 1 1 (set síncrono)
X ─ 1 1 Qn (não muda)
X X 1 0 0 (clear assíncrono)
X X 0 1 1 (preset assíncrono)
X X 0 0 (inválido)
CLEAR

As notas de aula servem como roteiro de aula para o professor, contendo os principais tópicos que serão
explorados durantes as aulas. Podem servir como roteiro de estudo, mas não substituem o livro texto:
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Biestáveis – Entradas Assíncronas

Aula 4
5

❑Exercício 2: Completar a forma de onda da saída Q do FF D, sensível à

borda de descida e com entradas assíncronas.
D CLK PRE CLR Qn+1
0 ↓ 1 1 0 (reset síncrono)
1 ↓ 1 1 1 (set síncrono) 1
D
X ─ 1 1 Qn (não muda)
0
X X 1 0 0 (clear assíncrono)
X X 0 1 1 (preset assíncrono)
X X 0 0 (inválido)
PRE

CLK

CLR

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Biestáveis – Implementação em VHDL

Aula 4
6

❑Entradas Assíncronas em Biestáveis

Exemplo de descrição de entradas assíncronas em VHDL:

Entrada
Síncrona

Entradas
Assíncronas

Entradas Síncronas

As notas de aula servem como roteiro de aula para o professor, contendo os principais tópicos que serão
explorados durantes as aulas. Podem servir como roteiro de estudo, mas não substituem o livro texto:
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Biestáveis – Implementação em VHDL

Aula 4
7

❑Entradas Assíncronas em Biestáveis

Visão RTL da descrição de um FF tipo D em VHDL:

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Biestáveis – Implementação em VHDL

Aula 4
8

❑Entradas Assíncronas em Biestáveis

Simulação funcional de um FF tipo D:

Simulação temporizada de um FF tipo D:

8,5 ns 6,8 ns
8

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Biestáveis – Temporização
Aula 4
9

❑Temporização em Biestáveis
Para que um biestável opere corretamente devem ser consideradas as
características temporais dos sinais de entrada e saída.
Entradas de Síncronas:
❑ Tempo de setup (ts): tempo mínimo de estabilização dos sinais nas
entradas de controle antes da borda do clock (tempo de preparação);
❑ Tempo de hold (th): tempo mínimo de manutenção dos sinais nas
entradas de controle depois da borda do clock (tempo de manutenção).

Entrada de
Controle

Entrada de
ts th Clock

ts th
Tempo de Tempo de
Setup Hold

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Biestáveis – Temporização
Aula 4
10

❑Temporização em Biestáveis
Entradas de Assíncronas:
❑ Largura de pulso (tw): tempo mínimo de duração da entrada no estado
ativo (tempo de ativação).

twL

➢ Lembrando que a utilização de pulsos de largura muito reduzida também

pode levar à metaestabilidade, uma vez que os tempos de propagação
dentro do circuito podem comprometer os limites de setup e hold dos
circuitos internos. Se o tempo de ativação de um pulso for muito reduzido
ocorrer que o circuito não chegue a uma condição estável antes da sua
desativação.

10

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Biestáveis – Temporização
Aula 4
11

❑Temporização em Biestáveis
Saídas:
❑ Atraso de propagação baixo-alto (tPLH): tempo máximo de atraso entre
a ativação de uma entrada (por exemplo na borda do clock) e a transição
da saída entre os níveis baixo e alto (tempo de atraso para NL1).
❑ Atraso de propagação alto-baixo (tPHL): tempo máximo de atraso entre
a ativação de uma entrada e a transição da saída entre os níveis alto e
baixo (tempo de atraso para NL0).

tPLH tPHL
Atraso em transição Atraso em transição
de Baixo para Alto de Alto para Baixo

11

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Biestáveis – Temporização
Aula 4
12

❑ Metaestabilidade
Quando um biestável está em um estado diferente de 0 ou 1 (sinais estáveis)
diz-se que ele está em um estado metaestável.
❑ Entradas de sinais externos assíncronos:
Sinais assíncronos externos aplicados nas entradas dos sistemas
sequencias podem gerar problemas de metaestabilidade no comportamento
dos Flip-Flops devido à incapacidade de se garantir os tempos de setup e
hold exigidos.

Estado Metaestável
(Oscilação)
Fonte: F. Vahid Fonte: F. Vahid

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Biestáveis – Temporização
Aula 4
13

❑ Metaestabilidade
➢ Quando um biestável está em um estado metaestável significa que o
mesmo está em um estado marginalmente estável, diferente de 0 ou 1 (em
um valor de tensão intermediária ou oscilando);
➢ Para reduzir esse problema uma técnica é a
utilização de um FF de sincronização X
(normalmente um FF tipo D) ligado a cada
entrada assíncrona (de preferência com
tempos de setup e hold reduzidos) e a saída Entradas
desse FF distribui o sinal para o restante do Externas
sistema.
Sistema Sequencial
X
Clock

Sistema FF de
D Q
Sequencial sincronização
Clock
Fonte: F. Vahid

13

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Biestáveis – Temporização
Aula 4
14

❑ Metaestabilidade
➢ A utilização de um biestável sincronizador não elimina completamente a
possibilidade de falha por metaestabilidade, uma vez que este pode entrar
em um estado metaestável, pois um sinal assíncrono pode ocorrer a
qualquer instante, e essa instabilidade pode-se propagar o para os circuitos
internos;
➢ A violação dos tempos de setup e hold pode causar uma falha na definição
do estado do FF. A probabilidade de violação dos tempos desses tempos
está associada à relação entre o período do clock (TCLK) e a soma desses
tempos (T 0)
T0
T CLK

Setup |hold Setup |hold 𝑻𝟎

𝑷𝒗𝒊𝒐𝒍𝒂çã𝒐 = 0
𝑻𝑪𝒍𝒌

Eventos assíncronos externos

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Biestáveis – Temporização
Aula 4
15

❑Temporização em Biestáveis
Os tempos de setup, hold e tempos de atraso dos biestáveis devem ser
levados em consideração para determinar a resposta adequada dos mesmos
quando a borda de clock provoca a mudança nas próprias entradas de
controle do biestável.
Regra geral: a saída do FF é determinada pelo estado lógico das entradas de
controle síncronas imediatamente antes da transição ativa do clock.
Exemplo típico:

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Biestáveis – Temporização
Aula 4
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❑Exercício 3: Completar as formas de onda considerando que são

aplicadas a um FF JK sensível à borda de descida e que Q=0 no instante
inicial (considere th =0).

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Biestáveis – Temporização
Aula 4
17

❑Exercício 4: Determine a saída X nos circuitos abaixo (sincronizador de

formas de onda). Considere Q=0 como valor inicial da saída do FF D e que
o tempo de setup foi respeitado.
O que pode ocorrer se as transições da entrada assíncrona (A) ocorrerem
dentro do tseup (violando o tempo de setup)?

tseup tseup

T1 T2
Pulsos Parciais

Pulsos Completos

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