Estudo dirigido - AULA 10
1. O que é uma simulação funcional?
Simulações funcionais são aquelas em que
todas as portas lógicas do sistema são tratadas
como ideais, ou seja, possuem um funcionamento
instantâneo, sem considerar os atrasos. É uma
estratégia para gerar os dados necessários para
testar o projeto, é baseada no uso de testbenches.
O uso de software de simulação para prever o
comportamento de circuitos digitais e linguagens
de descrição de hardware. A simulação pode ser
realizada em vários graus de abstração física,
como no nível do transistor, nível de porta, nível de
transferência de registro (RTL), nível de sistema
eletrônico (ESL) ou nível comportamental.
2. O que é um testbench e para que serve?
Testbench é um modelo em HDL que gera
estímulos (formas de onda) para avaliar o circuito
digital descrito em HDL. Ele é usado para verificar
o correto funcionamento do projeto de hardware.
São utilizados para simulação, sendo capazes de
preparar os valores de entrada e verificar os sinais
de saída.
3. Qual linguagem é utilizada para a
descrição do testbech?
A linguagem utilizada para a descrição do
testbench é VHDL que é uma linguagem de
descrição de hardware.
4. Quais são as partes que conformam o
testbench?
O testbench é composto por duas partes, a
entidade e a arquitetura, onde ocorrem as
declarações e instância dos componentes junto
com a verificação dos valores esperados.
5. Como inserir estímulos mediante o uso de
arquivos externos na simulação
funcional?
Pelo ModelSim, é necessário clicar em
simulação e depois clicar em Start simulation
para inserir o arquivo desejado. No entanto, ao
desenvolver a descrição, é possível fazer a
importação de um arquivo que contenha os
estímulos. O uso dos pacotes
ieee.std_logic_textio.all e std.textio.all, possibilita
em VHDL fazer a declaração de um arquivo para
leitura, estabelecer um processo onde ocorrerá a
leitura das linhas e atribuição das mesmas a
valores que serão passados a variáveis e sinais
que comporá o estímulo.
6. Como realizar uma verificação funcional
da unidade em teste (UUT - Unit Under
Test ou DUT - Design Under Test ) dentro
do testbench?
UUT - Unit Under Test ou DUT - Design
Under Test são muito necessários na simulação do
projeto. Uma forma de realizar uma verificação
funcional da UTT dentro do testbench é fazer com
que ele retorne ondas as variáveis da unidade que
está sendo testada.
7. O que é TCL e quais são seus comandos?
Tool Command Language - TLC
(Linguagem de Comandos de Ferramentas), é
uma linguagem de programação para scripts
dinâmica, ou seja, o código fonte que você escreve
e não é compilado em um arquivo binário que
possa ser executado por conta própria, mas é
armazenado como um conjunto de instruções
(comandos) escrito em um ou mais arquivos de
texto simples, os quais são interpretados no
momento da execução pelo interpretador TCL.​
Bastante utilizada para a escrita de programas
com interface gráfica (GUI).
 COMANDOS: Ativa o suporte para VHDL
● vsim: inicia o simulador VSIM 1076-1993.
○ vsim - do tb_script.do: instrui o vsim ○ vcom -explicit -93 "FFD.vhd" e
a usar os comandos especificados vcom -explicit -93 "tb_FFD.vhd":
no arquivo “tb_script.do”. Compila os arquivos FFD e td_FFD,
○ vsim -t 1ns: Especifica a resolução direcionando o compilador a
de tempo do simulador, nesse caso favorecer funções explícitas e
1ns. especifica o compilador VHDL
○ vsim -lib work tb_FFD: Específica a 1076-1993.
biblioteca de trabalho padrão onde ● add wave: Adiciona os objetos Sinais e
vsim procurará as unidades de variáveis VHDL, Redes e registros Verilog,
design, o padrão é o work, como Objetos de classe SystemVerilog e Divisores
usado no exemplo. e barramentos definidos pelo usuário à
● puts: Utilizado para visualizar o conteúdo janela do Wave no ModelSim.
da variável ● #do: Executa os comandos contidos em
● vdel: exclui uma unidade de design de uma um arquivo DO.
biblioteca especificada. ○ #do {wave.do}: Esquecifica que o
○ vdel -lib work -all: Especifica a arquivo a ser executado é o wave.do.
localização da biblioteca que ● view: abre a janela especificada do
contém a unidade de design a ser simulador ModelSim.
excluída que, por padrão, a unidade ○ view wave, view structure, view
de design excluída é a biblioteca de signals: abre, respectivamente, as
trabalho. Nesse caso exclui toda a janelas wave, structure e signals.
biblioteca work. ● run: Avança a simulação pelo número
● vlib: cria uma biblioteca de design especificado de passos de tempo.
○ vlib work: Especifica o nome do ○ run 200ns: Especifica o número de
caminho da biblioteca a ser criada, passos de tempo total para a
nesse caso, a biblioteca trabalho. simulação ser executada, nesse
● vcom: compila unidades de design VHDL. caso, 200ns.
○ vcom -explicit: Direciona o ● quit: Sai do simulador, parando a
compilador para resolver a simulação.
sobrecarga de função ambígua, ○ #quit -force: Sai sem pedir
favorecendo a definição de função confirmação.
explícita sobre a definição de
função implícita.
○ vcom -93: Especifica qual
compilador específico de LRM usar.
 8. Como usar um script em TCL no ModelSim
para executar uma simulação funcional
da unidade em teste?
Os scripts em TCL podem ser executados
no Modelsim. Para isso é necessário criar um script
na unidade teste, que irá testar os valores dos
sinais. Pode-se usar o comando add_wave_zoom,
que possui dois argumentos, stime e num.
Também são criados marcadores com uma faixa
de zoom que permite salvar um período de zoom
específico.
Criar um arquivo .TCL no editor de texto
que compila os arquivos de declaração da
entidade e o arquivo de testbench. Invocar o
simulador e adicionar os argumentos que desejam
ser visualizados. Como a forma de onda, structures
e sinais.

9. Como gerar arquivos de saída externos

Como o VHDL não permite que os dados
dos arquivos sejam carregados diretamente no
ambiente de síntese, os principais procedimentos
VHDL usando o pacote “textio” para gravar dados
em arquivos são:
● Tipo de linha - Access string;
● Tipo de texto - File of string;
● Tipo de lado (esquerda, direita);
● A largura do subtipo é natural.
Com os pacotes pode-se fazer a
declaração de um arquivo para escrita,
estabelecer um processo onde ocorrerá a
declaração das linhas e valores que serão escritos
nas mesmas através das entradas estabelecidas
e, logo após, a escrita da linha no arquivo de
destino.