UNIVERSIDADE FEDERAL DE SÃO CARLOS

LABORATÓRIO DE CIRCUITOS DIGITAIS

Experimento 2

Docente

Vânia Neris
 Dicentes

Nicholas Resende Franco de Oliveira Lopes - 619710

Rodrigo Sato Gomes - 619809

São Carlos – SP

Novembro de 2016

1. INTRODUÇÃO

O segundo experimento realizado para a disciplina de Laboratório de circuitos digitais

teve como objetivo a iniciação em circuitos aritméticos e a implementação de um meio-somador,
com o uso de um display de 7 segmentos como dispositivo para representação, a partir de um
decodificador BCD (binary-coded-decimal). Para esse experimento, foram utilizados o ambiente
de desenvolvimento Quartus II e o Kit DE1 da Altera.

Na realização do experimento foi utilizado o decodificador 7449 para a representação no

display de 7 segmentos, onde é possível representar qualquer valor hexadecimal com a
combinação de segmentos definidas no manual da FPGA em questão.
2. DESCRIÇÃO DA EXECUÇÃO DO EXPERIMENTO

Etapa 1:

O cenário proposto para a Etapa 1 (representação no display de 7 segmentos), foi a

representação de todos os possíveis valores resultantes em um universo de 4 bits (SW[0], SW[1],
SW[2] e SW[3]) no display da placa lógica Cyclone II: EP2C20F484C7, da Altera.

SW[0] SW[1] SW[2] SW[3] Valor HEX0

decimal

|
1 0 0 0 1 |

1 0 0 1 9 _

|_|
_|

1 0 1 0 5 _
|_

_|

1 0 1 1 13 _
|_
_

1 1 0 0 3 _
_|
_|

1 1 0 1 11 _

_|

1 1 1 0 7 _
 |
|

1 1 1 1 15

0 0 0 0 0 _
| |
|_|

0 0 0 1 8 _
|_|
|_|

0 0 1 0 4 |_|
|

0 0 1 1 12 |_|

0 1 0 0 2 _
_|
|_

0 1 0 1 10 _
|_

0 1 1 0 6 |_
|_|

0 1 1 1 14 |_

|_
Tabela 1: Tabela-verdade
 A tabela a seguir (Tabela 2), representa a tabela-verdade do display de 7 segmentos em
ordem numérica.

SW[0] SW[1] SW[2] SW[3] Valor HEX0

decimal

0 0 0 0 0 _
| |
|_|

|
1 0 0 0 1 |

0 1 0 0 2 _
_|
|_

1 1 0 0 3 _
_|
_|

0 0 1 0 4 |_|
|

1 0 1 0 5 _
|_
_|

0 1 1 0 6 |_
|_|

1 1 1 0 7 _
|
|

0 0 0 1 8 _
|_|
 |_|

1 0 0 1 9 _

|_|
_|

0 1 0 1 10 _
|_

1 1 0 1 11 _

_|

0 0 1 1 12 |_|

1 0 1 1 13 _
|_
_

0 1 1 1 14 |_

|_

1 1 1 1 15

Tabela 2

Realizando uma análise da tabela acima, foi desenvolvido um circuito digital no software
Quartus II. Nesse programa, é criado um bloco esquemático no qual é inserido o decodificador
7449, para representação no display, e suas respectivas entradas e saídas. A figura 2.1 abaixo
representa o diagrama feito após sua compilação, que é a representação gráfica do circuito
lógico. E, a figura 2.2 abaixo representa o compilation report de tal circuito.
Figura 2.1
Figura 2.2

Etapa 2:

A segunda etapa do experimento diz respeito à implementação de um meio-somador,

onde a saída deveria ser exibida no display de 7 segmentos HEX0 (como 1 ou 0). E, a indicação
do carry representada no LEDR[0], conforme representado na figura 2.3.
Figura 2.3

O meio-somador realiza uma operação simples, apenas realizando a adição de dois bits
onde caso haja entrada positiva tanto para A (SW[0]) como para B (SW[1]) representa 0 no
HEX0 e acende o LEDR[0] e, do contrário, apenas realiza a soma das duas entradas e o
representa no HEX0, da placa Cyclone II: EP2C20F484C7 da Altera.

SW[1] SW[2] HEX0 LEDR[0]

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

Tabela 1.3 Tabela-verdade do meio somador

Com a análise da tabela-verdade acima, foi desenvolvido um circuito lógico-digital no

software Quartus II. Nesse programa foi criado um bloco esquemático, no qual foram inseridas
portas lógicas básicas (XOR e AND), o decodificador 7449, para representação no display, e
suas respectivas entradas e saídas.

As figuras 2.4 e 2.5 abaixo representam, respectivamente, o circuito lógico digital criado
e seu compilation report.
Figura 2.4

Figura 2.5
3. AVALIAÇÃO DOS RESULTADOS DO EXPERIMENTO

Etapa 1:

O último passo prático da etapa 1 do experimento é a submissão na placa do circuito

lógico-digital criado. A ordem de output do display de 7 segmentos está representado na figura
3.1 abaixo.

Figura 3.1

Nas figuras abaixo estão as representações físicas de todos os possíveis resultados, em

hexadecimal, para 4 bits, conforme descrito no manual da placa Cyclone II: EP2C20F484C7 da
Altera.
 Na figura 3.2 é possível notar que os switches SW[0], SW[1], SW[2] e SW[3] estão
desligados, o que implica na representação do número 0 no display de 7 segmentos.

Figura 3.2: Placa do Kit DE1 da Altera, representação do 0

 Na figura 3.3 é possível notar que os switches SW[1], SW[2] e SW[3] estão desligados, e
o switch SW[0] ligado, o que implica na representação do número 1 no display de 7 segmento
Figura 3.3: Placa do Kit DE1 da Altera, representação do 1
 Na figura 3.4 é possível notar que os switches SW[0], SW[2] e SW[3] estão desligados, e
o switch SW[1] ligado, o que implica na representação do número 2 no display de 7 segmentos.

Figura 3.4: Placa do Kit DE1 da Altera, representação do 2

 Na figura 3.5 é possível notar que os switches SW[2] e SW[3] estão desligados, e os
switches SW[0] e SW[1] ligados, o que implica na representação do número 3 no display de 7
segmentos.

Figura 3.5: Placa do Kit DE1 da Altera, representação do 3

 Na figura 3.6 é possível notar que os switches SW[0], SW[1] e SW[3] estão desligados, e
o switch SW[2] ligado, o que implica na representação do número 4 no display de 7 segmentos.

Figura 3.6: Placa do Kit DE1 da Altera, representação do 4

 Na figura 3.7 é possível notar que os switches SW[1]e SW[3] estão desligados, e os
switches SW[0] e SW[2] ligados, o que implica na representação do número 5 no display de 7
segmentos.

Figura 3.7: Placa do Kit DE1 da Altera, representação do 5

 Na figura 3.8 é possível notar que os switches SW[0] e SW[3] estão desligados, e os
switches SW[1] e SW[2] ligados, o que implica na representação do número 6 no display de 7
segmentos.

Figura 3.8: Placa do Kit DE1 da Altera, representação do 6

 Na figura 3.9 é possível notar que o switch SW[3] está desligado, e os switches SW[0],
SW[1] e SW[2] ligados, o que implica na representação do número 7 no display de 7 segmentos.

Figura 3.9: Placa do Kit DE1 da Altera, representação do 7

 Na figura 3.10 é possível notar que os switches SW[0], SW[1] e SW[2] estão desligados,
e o switch SW[3] ligado, o que implica na representação do número 8 no display de 7 segmentos.

Figura 3.10: Placa do Kit DE1 da Altera, representação do 8

 Na figura 3.11 é possível notar que os switches SW[1] e SW[2] estão desligados, e os
switches SW[0] e SW[3] ligados, o que implica na representação do número 9 no display de 7
segmentos.

Figura 3.11: Placa do Kit DE1 da Altera, representação do 9

 Na figura 3.12 é possível notar que os switches SW[0] e SW[2] estão desligados, e os
switches SW[1] e SW[3] ligados, o que implica na representação do número 10 no display de 7
segmentos.

Figura 3.12: Placa do Kit DE1 da Altera, representação do 10

 Na figura 3.13 é possível notar que switch SW[2] está desligado, e os switches SW[0],
SW[1] e SW[3] ligados, o que implica na representação do número 11 no display de 7
segmentos.

Figura 3.13: Placa do Kit DE1 da Altera, representação do 11

 Na figura 3.14 é possível notar que os switches SW[0] e SW[1] estão desligados, e os
switches SW[2] e SW[3] ligados, o que implica na representação do número 12 no display de 7
segmentos.

Figura 3.14: Placa do Kit DE1 da Altera, representação do 12

 Na figura 3.15 é possível notar que o switch SW[1] está desligado, e os switches SW[0],
SW[2] e SW[3] ligados, o que implica na representação do número 13 no display de 7
segmentos.

Figura 3.15: Placa do Kit DE1 da Altera, representação do 13

 Na figura 3.16 é possível notar que o switch SW[0] está desligado, e os switches SW[1],
SW[2] e SW[3] ligados, o que implica na representação do número 14 no display de 7
segmentos.

Figura 3.16: Placa do Kit DE1 da Altera, representação do 14

 Na figura 3.17 é possível notar que os switches SW[1], SW[2] e SW[3] estão ligados, o
que implica na representação do número 15 no display de 7 segmentos.

Figura 3.17: Placa do Kit DE1 da Altera, representação do 15

Etapa 2:

Os dois últimos passos são: a simulação do circuito na ferramenta disponível no Quartus

II e a submissão na placa do circuito lógico-digital criado.

Como pode ser observado na Figura 3.18, o circuito funcionou como esperado pelo
resultado de seu mapeamento na tabela-verdade (Tabela 1.3), em que o LEDR[0] apenas é
ativado quando todas as entradas possuem valor lógico 1, entre 0 e 120ns. E, o HEX0 apresenta
valor 1 quando, apenas uma das entradas tem valor lógico 1.

​Figura 3.18

Abaixo encontram-se as representações físicas do circuito digital desenvolvido para o

meio-somador, condizente com a tabela-verdade (Tabela 1.3), como demonstram as figuras 3.19
~ 3.22
 Na figura 3.19 é possível notar que os switches SW[0] e SW[1] estão desligados, o que
implica na representação do número 0 no display de 7 segmentos e o LEDR[0] estar desligado.

Figura 3.19 Placa do KIT Altera DE1, representação com A e B falsos

 Na figura 3.20 é possível notar que o switch e SW[1] está desligado, e o switch SW[0]
ligado, o que implica na representação do número 1 no display de 7 segmentos e o LEDR[0]
estar desligado.

Figura 3.20 Placa do KIT Altera DE1, representação com A verdadeiro e B falso
 Na figura 3.21 é possível notar que o switch e SW[0] está desligado, e o switch SW[1]
ligado, o que implica na representação do número 1 no display de 7 segmentos e o LEDR[0]
estar desligado.

Figura 3.21 Placa do KIT Altera DE1, representação com B verdadeiro e A falso
 Na figura 3.22 é possível notar que os switches SW[0] e SW[1] estão ligados, o que
implica na representação do número 0 no display de 7 segmentos e o LEDR[0] estar ligado.

Figura 3.22 Placa do KIT Altera DE1, representação com A e B verdadeiros

4. ANÁLISE CRÍTICA E DISCUSSÃO

O segundo experimento realizado na matéria de Laboratório de Circuitos Digitais não

apresentou grandes dificuldades, afora a simplificação do mapa de Karnaugh, que foi o grande
empecilho da resolução do trabalho. Outros menores problemas foram decorrentes de problemas
com a porta 7449 devido a alteração da mesma por algum outro usuário do LE5, que resultou em
um atraso do desenvolvimento do projeto, não prejudicando o trabalho final.
 5. OUTRAS INFORMAÇÕES

Como foi solicitado para o experimento, foi desenvolvido um somador completo (soma 3 bits), o
somador completo deverá funcionar de acordo com a tabela-verdade(tabela 5).

A B CIN S COUT

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

Mapa de karnaugh de S.

A\BC 00 01 11 10

0 0 1 0 1

1 1 0 1 0
Expressão: F(ABC)A~B~C+~A~BC+ABC+~AB~C

F(