Circuitos combinacionais

Estrutura do conteúdo

Circuitos combinacionais
Soma de produtos ou produto de somas;
Simplificação de circuitos lógicos;
Simplificação algébrica;
Projetando circuitos lógicos combinacionais;
Método do mapa de Karnaugh;
Circuito gerador e verificador de paridade;
Circuitos para habilitar/desabilitar.

2
Soma de produtos ou produto de somas

➢ Alguns métodos de simplificação e projetos de circuitos lógicos

requerem que a expressão esteja na forma de soma de produtos.
▪ Exemplos de expressões desse tipo são:

▪ Cada expressão consiste em dois ou mais termos AND (produtos)

conectados por operações OR.
▪ Cada termo AND consiste em uma ou mais variáveis que aparecem
individualmente na forma complementada ou não complementada.
✓ Obs.) Em uma expressão na forma de soma de produtos, a
complementação (barra) não pode ocorrer para mais que uma variável
em um termo AND.
Soma de produtos ou produto de somas

➢ Outra forma geral para expressões lógicas usadas no projeto de

circuitos lógicos é o produto de somas, o qual consiste em dois ou mais
termos OR (somas) conectados por operações AND.
⚫ Exemplos de expressões nessa forma são:

⚫ Cada termo OR contém uma ou mais variáveis na forma

complementada ou não complementada.
✓ Obs.) Em uma expressão na forma de produto de somas, a
complementação (barra) não pode ocorrer para mais que uma variável
em um termo OR.
Soma de produtos ou produto de somas

Questões para revisão:

◼ Identifique as expressões que estão na forma de soma de produtos e
produto de somas:
a) 𝐴𝐵 + 𝐶𝐷 + 𝐸;
b) 𝐴𝐵(𝐶 + 𝐷);
c) (𝐴 + 𝐵)(𝐶 + 𝐷 + 𝐹);
d) 𝑀𝑁 + 𝑃𝑄.

◼ Mostre o circuito lógico correspondente para cada uma das expressões.

Simplificação de circuitos lógicos

➢ A expressão de um circuito lógico pode ser reduzida a uma forma mais

simples que contenha um menor número de termos e/ou variáveis.
▪ Essa nova expressão pode, então, ser usada na implementação de um
circuito equivalente ao original, mas com menos portas lógicas e
conexões.
▪ Um circuito com menos portas lógicas é menor e mais barato que o
original.
▪ Além disso, a confiabilidade será maior por ter um número menor de
conexões, que são causas potenciais de defeitos em circuitos.
▪ Outra vantagem estratégica de se simplificar circuitos lógicos envolve a
velocidade operacional do circuito, tendo em vista que cada porta lógica
adicional está sujeita a um atraso de propagação para o sinal do
sistema.
 Simplificação de circuitos lógicos

➢ Para ilustrar, o circuito original da Figura (a) pode ser simplificado para
produzir o circuito equivalente mostrado na Figura (b).
▪ Em (a) o percurso mais longo que um sinal tem de viajar envolve três
portas. Em (b), o percurso de sinal mais longo envolve apenas duas
portas.
 Simplificação algébrica

➢ A aplicação dos postulados, propriedades e teoremas da álgebra

booleana estudados, anteriormente, é uma das formas de simplificar
expressões de circuitos lógicos, conhecida como fatoração.
⚫ As simplificações algébricas são, muitas vezes, um processo de
tentativa e erro, pois nem sempre é óbvio saber o que deve ser aplicado
para se obter o resultado mais simplificado e não é fácil dizer se uma
expressão está na forma mais simples ou se ainda pode ser
simplificada.
⚫ No entanto, dois passos são essenciais:
❑ A expressão original deve ser colocada na forma de soma de produtos,
aplicando-se, repetidamente, os teoremas de DeMorgan, postulados e
as propriedades da multiplicação de termos.
❑ Em seguida, verifica-se se os termos produto têm variáveis comuns,
realizando a fatoração, sempre que possível. Com sorte, a fatoração
resulta na eliminação de um ou mais termos.
 Simplificação algébrica

➢ Os exemplos a seguir ilustram várias formas em que a fatoração pode

ser aplicada na tentativa de simplificação de expressões.
▪ Verifique a saída e simplique o circuito lógico mostrado a seguir.
 Simplificação algébrica

◼ Qualquer circuito lógico, independente de sua complexidade, pode ser

descrito usando-se as três operações booleanas básicas OR, AND e
NOT.
◼ O circuito da Figura (a), o qual tem três entradas (𝐴, 𝐵 e 𝐶) e uma única
saída (𝑧), pode ser descrito usando as expressões booleanas de cada
porta básica, de forma a determinar a expressão lógica da saída:
𝑧 = 𝐴𝐵𝐶 + 𝐴𝐵(ത 𝐴ҧ𝐶)ҧ

➢ Uma vez que a expressão é determinada, deve-se quebrar as barras de

inversão pelo teorema de DeMorgan e multiplicar todos os termos.
z=ABC+A𝐵(ത 𝐴ҧ + 𝐶)ҧ (primeiro teorema de Demorgan)
ത + C ) (postulado da complementação)
z=ABC+A𝐵(A
z=ABC+A𝐵A ത + A𝐵C
ത (propriedade distributiva da multiplicação)
z=ABC + AA𝐵ത + A𝐵C ത (proprieade comutativa)
z=ABC + A𝐵ത + A𝐵Cത (postulado da multiplicação)
 Simplificação algébrica

◼ Agora, com a expressão na forma de soma de produtos, devemos procurar

por variáveis comuns entre os termos.
◼ O primeiro e o terceiro termos têm 𝐴𝐶 em comum, portanto:
z=ACB+A𝐵+ ത AC𝐵ത (propriedade comutativa)
z=ACB+AC𝐵ത + 𝐴𝐵ത (propriedade comutativa)
z=AC(B+𝐵) ത + 𝐴𝐵ത (propriedade distributiva)

▪ Visto que 𝐵 + 𝐵ത = 1, então,

z=AC(1) + 𝐴𝐵ത (propriedade distributiva)
z=AC + 𝐴𝐵ത (postulado da multiplicação)
z=A(C + 𝐵)ത (propriedade distributiva)
Simplificação algébrica

⚫ Circuito lógico simplificado.

ഥ + 𝑪)
𝒛 = 𝑨(𝑩
Simplificação algébrica

➢ Simplifique as expressões booleanas apresentadas a seguir:

• 𝑆 = 𝐴𝐵ത 𝐶ҧ + 𝐴𝐵𝐶
ത + 𝐴𝐵𝐶;
• 𝑆 = 𝐴𝐶
ҧ 𝐴𝐵𝐷
ҧ ҧ 𝐶ҧ 𝐷
+ 𝐴𝐵 ഥ + 𝐴𝐵𝐶;
ത
• 𝑆 = 𝐴𝐶 + 𝐵 + 𝐷 + 𝐶(𝐴𝐶𝐷).
Projetando circuitos lógicos combinacionais

➢ Quando a informação do nível lógico de saída de um circuito lógico é

conhecida para todas as combinações de entradas lógicas possíveis,
todos os resultados, referentes as saídas e entradas correspondentes,
podem ser apresentados em uma tabela-verdade.
▪ A expressão booleana para o circuito requerido pode, então, ser obtida a
partir dessa tabela.
➢ A Figura (a), abaixo, mostra a tabela-verdade de um circuito desconhecido
que tem duas entradas, 𝐴 e 𝐵, e saída 𝑥.
▪ A tabela mostra que a saída 𝑥 será nível 1 apenas para o caso em que 𝐴
= 0 e 𝐵 = 1.
 Projetando circuitos lógicos combinacionais

➢ Qual circuito lógico produz a operação prevista na tabela-verdade anterior?

▪ Uma solução possível é aquela mostrada na Figura (b), abaixo, onde se usa
uma porta AND com entradas 𝐴ҧ e 𝐵, de forma que 𝑥 = 𝐴𝐵. ҧ
▪ Em uma porta AND 𝑥 será 1 apenas quando as duas entradas forem 1, ou
seja, 𝐴ҧ = 1 (o que significa 𝐴 = 0) e 𝐵 = 1.
▪ Para todos os outros valores de 𝐴 e 𝐵, a saída 𝑥 será 0.
 Projetando circuitos lógicos combinacionais

➢ Abordagem semelhante pode ser usada para outras condições de entrada.

▪ Se 𝑥 fosse nível ALTO apenas para a condição 𝐴 = 1 e 𝐵 = 0, o circuito
ത de forma que 𝑥 = 𝐴𝐵ത
resultante seria uma porta AND com entradas 𝐴 e 𝐵,
▪ Para qualquer uma das quatro condições possíveis de entrada, é possível
gerar uma saída 𝑥 em nível ALTO usando uma porta AND com entradas
apropriadas.
Projetando circuitos lógicos combinacionais

➢ Na Figura (a), abaixo, temos uma tabela-verdade que indica que a saída
𝑥 será 1 para dois casos distintos: 𝐴 = 0, 𝐵 = 1 e 𝐴 = 1, 𝐵 = 0. Como
isso pode ser implementado?
▪ Sabemos que o termo AND 𝐴𝐵 ҧ gera um nível 1 somente para a condição
𝐴 = 0 e 𝐵 = 1, e o termo AND 𝐴𝐵ത gera um nível 1 para a condição 𝐴 = 1
e 𝐵 = 0.
 Projetando circuitos lógicos combinacionais

➢ Visto que 𝑥 pode ser nível ALTO para uma OU outra condição, deve ficar
claro que sobre esses dois termos é realizada uma operação OR para
produzir a saída desejada 𝑥.
▪ Essa implementação é mostrada na Figura (b), abaixo, na qual a
ҧ + 𝐴𝐵.
expressão resultante para a saída é 𝑥 = 𝐴𝐵 ത
 Projetando circuitos lógicos combinacionais

➢ Esse procedimento pode ser estendido para exemplos com mais de duas
entradas.
▪ Considere a tabela-verdade, abaixo, para um circuito de três entradas,
em que existem três casos onde a saída 𝑥 é nível 1.
▪ O termo AND requerido para cada um dos casos é mostrado. A
expressão na forma de soma de produtos para a saída 𝑥 é obtida
fazendo a operação OR dos três termos AND: 𝑥 = 𝐴𝐵 ҧ 𝐶ҧ + 𝐴𝐵𝐶
ҧ + 𝐴𝐵𝐶.

▪ Qual seria o projeto do circuito

lógico?
Projetando circuitos lógicos combinacionais

➢ Em geral, qualquer problema lógico pode ser resolvido, usando o

seguinte procedimento passo a passo:
▪ Interprete o problema e construa uma tabela-verdade para descrever
seu funcionamento.
▪ Escreva o termo AND (produto) para cada caso em que a saída seja 1.
▪ Escreva a expressão da soma de produtos para a saída.
▪ Simplifique a expressão de saída, se possível.
▪ Implemente o circuito para a expressão final, simplificada.
Projetando circuitos lógicos combinacionais

◼ Projetar um circuito lógico com três entradas 𝐴, 𝐵 e 𝐶. As saídas devem

ser ALTAs somente quando a maioria das entradas forem ALTAs.

Termos AND para cada caso em

que a saída é 1.

Expressão SOP a para a saída:

ҧ
x = 𝐴BC+A ത
𝐵C+AB ҧ
𝐶+ABC
Projetando circuitos lógicos combinacionais

➢ Simplificando a expressão booleana para saída, obtemos:

x = BC+AC+AB
▪ Implementando o circuito após fatoração:

Uma vez que a expressão está na forma Soma de produtos, o circuito é

um grupo de portas AND trabalhando em uma única porta OR.
 Projetando circuitos lógicos combinacionais

◼ Em uma simples máquina copiadora, um sinal de parada, 𝑆, é gerado para

interromper a operação da máquina e ativar um indicador luminoso sempre
que uma das condições a seguir ocorrerem: (1) a bandeja de alimentação de
papel estiver vazia, indicada por um nível BAIXO no sinal lógico 𝑃; ou (2) as
duas microchaves sensoras de papel estiverem ligadas.

◼ Os sinais lógicos (𝑄 e 𝑅) vão para o

nível ALTO sempre que um papel
estiver passando sobre cada uma das
microchaves (atolamento de papel).

◼ Projete um circuito lógico que gere uma saída 𝑆 em nível ALTO para as
condições estabelecidas e implemente-o, usando o CICMOS 74HC00 que
contém quatro portas NAND de duas entradas.
 Projetando circuitos lógicos combinacionais

▪ A saída S será nível lógico 1 sempre que 𝑃 = 0, visto que isso indica que
falta papel na bandeja de alimentação. A saída S também será nível lógico
1 para os dois casos em que 𝑄 e 𝑅 forem nível 1, indicando atolamento de
papel.

Expressão SOP para a saída:

S =x= 𝑃ത 𝑄ത 𝑅+ ത + 𝑃𝑄
ത 𝑃ത 𝑄𝑅 ത 𝑅+
ത 𝑃𝑄𝑅
ത + 𝑃𝑄𝑅
Projetando circuitos lógicos combinacionais

➢ Simplificando a expressão SOP para saída, obtemos: 𝑆 = 𝑃ത + 𝑄𝑅.

Projetando circuitos lógicos combinacionais

◼ Veja a Figura (a), na qual um conversor analógico-digital está

monitorando a tensão 𝐶𝐶 (𝑉𝐵 ) de uma bateria de 12 𝑉. A saída do
conversor é um número binário de quatro bits, 𝐴𝐵𝐶𝐷, que corresponde à
tensão da bateria em degraus de 1 𝑉, sendo a variável 𝐴 o MSB. As
saídas binárias do conversor são as entradas de um circuito que gera
uma saída em nível ALTO, sempre que o valor binário for maior que
01102 = 610 , ou seja, quando a tensão da bateria for maior que 6 𝑉.
Projete esse circuito lógico.
Projetando circuitos lógicos combinacionais
Projetando circuitos lógicos combinacionais

Questões para revisão:

◼ Escreva a expressão, na forma de soma-de-produtos para um circuito
com quatro entradas e uma saída que será nível ALTO apenas quando a
entrada 𝐴 for nível BAIXO exatamente ao mesmo tempo que as outras
duas entradas forem nível BAIXO.
◼ Implemente a expressão usando apenas portas NAND de quatro
entradas. Quantas são necessárias?
Método do Mapa de Karnaugh

⚫ O mapa de Karnaugh (mapa K), assim como a tabela verdade, mostra

a relação entre as entradas lógicas e a saída desejada.
⚫ Além disso, é um método gráfico usado para obter a expressão lógica
simplificada referente a uma tabela verdade e/ou expressão lógica
original correspondente, de maneira simples e eficiente, pois não é
necessário o uso de postulados, propriedades e teoremas da álgebra
Boolena.
⚫ Pode ser usado em problemas que envolvem qualquer número de
variáveis de entrada mas sua utilidade prática está limitada a cinco ou
seis variáveis.
⚫ Devido a complexidade, para resolver problemas com cinco ou seis
entradas é mais adequado o uso de um programa de computador.
Método do Mapa de Karnaugh

⚫ As Figuras (a), (b) e (c) a seguir mostram exemplos de mapas K, para

duas, três e quatro variáveis, em conjunto com as tabelas verdade
correspondentes.
Método do Mapa de Karnaugh
 Método do Mapa de Karnaugh

➢ Esses exemplos ilustram os seguintes pontos importantes:

⚫ O mapa K fornece a mesma informação da tabela verdade mas em um
formato diferente. Cada linha na tabela verdade corresponde a um
quadrado no mapa K.
➢ Os quadrados do mapa K são nomeados de modo que quadrados
adjacentes horizontalmente e verticalmente difiram apenas em uma
variável, ou seja, as denominações, de cima para baixo, têm de ser feitas
na ordem mostrada: 𝐴ҧ𝐵ത , 𝐴𝐵 ҧ , 𝐴𝐵 , 𝐴𝐵ത . O mesmo se aplica às
denominações de variáveis da esquerda para a direita: 𝐶ҧ 𝐷 ҧ 𝐶𝐷, 𝐶 𝐷
ഥ , 𝐶𝐷, ഥ.
➢ Uma vez que um mapa K seja preenchido com 0s e 1s, a expressão na
forma de soma de produtos para a saída X pode ser obtida fazendo a
operação OR dos quadrados que contêm 1.
➢ A expressão para a saída X simplificada pode ser obtida combinando
adequadamente os quadros do mapa K que contêm 1.
 Método do Mapa de Karnaugh

◼ Agrupando uma dupla de 1s adjacentes em um mapa K, elimina-se a

variável que aparece nas formas complementada e não complementada. O
processo de combinação desses 1s é denominado agrupamento.
A coluna mais à
As linhas esquerda e a
superior e mais à direita são
inferior são consideradas
consideradas adjacentes.
adjacentes.
 Método do Mapa de Karnaugh

◼ Agrupando um quarteto de 1s adjacentes, eliminam-se duas variáveis que

aparecem nas formas complementada e não complementada.
Adjacentes
entre si.

Adjacentes
verticalmente.
Adjacentes
horizontalmente.
 Método do Mapa de Karnaugh

◼ Agrupando um octeto de 1s adjacentes, eliminam-se três variáveis que

aparecem nas formas complementada e não complementada.

Quando um octeto é
agrupado em um mapa
de quatro variáveis, três
são eliminadas, porque
apenas uma variável
permanece inalterada.
Método do Mapa de Karnaugh

➢ Resumo das regras de agrupamentos:

✓ Quando uma variável aparece nas formas complementada e não
complementada em um agrupamento, tal variável é eliminada da
expressão.
✓ As variáveis que não se alteram para todos os quadros do agrupamento
têm de permanecer na expressão final.
▪ Um grupo maior de 1s elimina mais variáveis. Para ser exato, um grupo
de um único 1 não elimina variável, um de dois 1s elimina uma variável,
um de quatro 1s elimina duas e um de oito 1s elimina três, ou seja,
2𝑛ú𝑚𝑒𝑟𝑜 𝑑𝑒 𝑣𝑎𝑟𝑖á𝑣𝑒𝑖𝑠 𝑒𝑙𝑖𝑚𝑖𝑛𝑎𝑑𝑎𝑠 = 𝑁ú𝑚𝑒𝑟𝑜 𝑑𝑒 1𝑠 𝑛𝑜 𝑔𝑟𝑢𝑝𝑜.
▪ Esse princípio pode ser usado para obter a expressão lógica
simplificada a partir do mapa K que contém qualquer combinação de 1s
e 0s.
 Método do Mapa de Karnaugh

➢ Estes são os passos seguidos no uso do método do mapa K para a

simplificação de uma expressão Booleana :
1. Construa o mapa K e coloque os 1s nos quadros que correspondem
aos 1s na expressão Booleana. Coloque 0s nos outros quadros.
2. Analise o mapa quanto aos 1s adjacentes e agrupe os 1s que não
sejam adjacentes a quaisquer outros 1s. Esses são denominados 1s
isolados.
3. Em seguida, procure os 1s que são adjacentes a somente um outro 1.
Agrupe toda dupla que contenha tal 1.
4. Em seguida unir blocos de 1s adjacentes, buscando a formação de
blocos com a maior quantidade possível de 1s, formando octetos,
quartetos e duplas, desde que contenha um ou mais 1s que ainda não
tenham sido agrupados. Usar o menor número de blocos possível.
5. Forme a soma OR de todos os termos gerados por cada grupo.
 Método do Mapa de Karnaugh

➢ Exemplos:
▪ A Figura abaixo mostra um mapa K para um problema de quatro
variáveis. Vamos supor que o mapa tenha sido obtido a partir da tabela
verdade do problema (passo 1). Os quadrados estão numerados por
conveniência para identificar cada grupo. Use os passos 2 a 4 do
processo de simplificação para reduzir o mapa K a uma expressão
simplificada de soma de produtos.
 Método do Mapa de Karnaugh

➢ Considere o mapa K na Figura abaixo. Mais uma vez, vamos supor que o
passo 1 já tenha sido realizado. Simplifique.
 Método do Mapa de Karnaugh

▪ Considere o mapa K na Figura abaixo. Simplifique.

 Método do Mapa de Karnaugh

➢ Quando a saída desejada é apresentada como uma expressão booleana

em vez de uma tabela-verdade, o mapa K pode ser preenchido usando os
seguintes passos:
1. Passe a expressão para a forma de soma de produtos caso ela não
esteja nesse formato.
2. Desenho o mapa K referente a quantidade de variáveis de entrada que a
expressão na forma de soma de produtos apresenta.
3. Para cada termo produto da expressão na forma de soma de produtos,
coloque um 1 em cada quadrado do mapa K cuja denominação seja a
mesma da combinação das variáveis de entrada. Coloque um 0 em todos
os outros quadrados.
4. Simplifique usando o procedimento de agrupamento 1s adjacentes.
 Método do Mapa de Karnaugh

➢ O exemplo a seguir ilustra esse procedimento.

▪ Use um mapa K para simplificar 𝑦 = 𝐶(ҧ 𝐴ҧ𝐵ത 𝐷
ഥ + 𝐷) + 𝐴𝐵𝐶
ത +𝐷
ഥ.
 Método do Mapa de Karnaugh

➢ Use o mapa K para obter a expressão do exemplo abaixo, visto

anteriormente, onde as saídas são ALTAs somente quando a maioria das
entradas forem ALTAs.

Expressão SOP para a saída:

ҧ
x = 𝐴BC+A ത
𝐵C+AB ҧ
𝐶+ABC
Método do Mapa de Karnaugh

➢ Simplifique as expressões booleanas apresentadas a seguir

usando o mapa K:
• 𝑆 = 𝐴𝐵ത 𝐶ҧ + 𝐴𝐵𝐶
ത + 𝐴𝐵𝐶;
• 𝑆 = 𝐴𝐶 ҧ 𝐴𝐵𝐷
ҧ ҧ 𝐶ҧ 𝐷
+ 𝐴𝐵 ഥ + 𝐴𝐵𝐶;
ത
• 𝑆 = 𝐴𝐶 + 𝐵 + 𝐷 + 𝐶(𝐴𝐶𝐷).
 Método do Mapa de Karnaugh

⚫ Condição “don’t care” (“não importa”)

Alguns circuitos lógicos podem ser projetados de forma que existam certas
condições de entrada para as quais não existem níveis de saída
especificado, normalmente porque essas condições de entrada nunca
ocorrerão.
 Método do Mapa de Karnaugh

⚫ Exemplo: Projetar um circuito lógico que controla uma porta de elevador

em um prédio de três andares. O circuito na Figura abaixo tem quatro
entradas. M é um sinal lógico que indica quando o elevador está se
movendo (M=1) ou parado (M=0). F1, F2 e F3 são os sinais indicadores
dos andares que são normalmente nível BAIXO, passando para nível
ALTO apenas quando o elevador estiver posicionado em determinado
andar.

➢ A saída do circuito é o sinal ABRIR

que normalmente é nível BAIXO e vai
para o ALTO quando a porta do
elevador precisar ser aberta.
Método do Mapa de Karnaugh
 Circuito Gerador e Verificador de Paridade

➢ Um transmissor pode anexar um bit de paridade em um conjunto de bits

de dados antes de transmiti-lo ao receptor.
▪ Esse bit de paridade permite ao receptor detectar qualquer erro em um
único bit que tenha ocorrido entre o transmissor e o receptor.
▪ O bit de paridade pode ser 0 ou 1, dependendo do número de 1s contido
no conjunto de bits de dados e no tipo de paridade adotado para a
transmissão.
✓ Na paridade par, o valor do bit de paridade é determinado para que o
número total de 1s no conjunto de bits do código (incluindo o bit de
paridade) seja par.
✓ Na paridade ímpar, o valor do bit de paridade é determinado para que o
número total de 1s no conjunto de bits do código (incluindo o bit de
paridade) seja impar.
 Circuito Gerador e Verificador de Paridade

▪ Na Figura (a), o conjunto de bits de dados a serem transmitidos é aplicado ao

circuito gerador de paridade par, que produz um bit de paridade 𝑃 par, em
sua saída, o qual é transmitido para o receptor juntamente com os bits do
dado original.
 Circuito Gerador e Verificador de Paridade

▪ Na Figura (b), esses cinco bits (dados + paridade) entram no circuito

verificador de paridade do receptor, o qual gera uma saída 𝐸, que indica se
ocorreu, ou não, um erro em um único bit.
▪ A porta OU EXCLUSIVO opera de tal modo que gera uma saída em nível 1,
se o número de 1s nas entradas for ímpar, e uma saída em nível 0, se o
número de 1s nas entradas for par.
 Circuito Gerador e Verificador de Paridade

➢ Determine a saída do gerador de paridade para cada um dos seguintes

conjuntos de dados de entrada, 𝐷3 𝐷2 𝐷1 𝐷1 : (a) 0111; (b) 1001; (c) 0000;
(d) 0100.
▪ Determine a saída do verificador de paridade para cada um dos
conjuntos de dados enviados pelo transmissor:
 Circuitos para Habilitar/Desabilitar

➢ Cada uma das portas lógicas básicas pode ser usada para controlar a
passagem de um sinal lógico da entrada para a saída.
▪ Um sinal lógico é aplicado em uma das entradas (A) de cada porta lógica
e a outra entrada (B) da porta lógica é o controle.
▪ O nível lógico na entrada de controle determina se o sinal de entrada está
habilitado ou desabilitado de alcançar a saída.
▪ Quando portas não inversoras (AND e OR) são habilitadas, a saída segue
exatamente o sinal da entrada (A).
▪ Quando portas inversoras (NAND e NOR) são habilitadas, a saída é o
inverso do sinal da entrada (A).
▪ As portas AND e NOR geram uma saída constante em nível BAIXO
quando estão desabilitadas.
▪ Ao contrário, as portas OR e NAND geram saída constante em nível
ALTO quando estão desabilitadas.
Circuitos para Habilitar/Desabilitar
 Circuitos para Habilitar/Desabilitar

❑ EXEMPLOS:
▪ Projete um circuito lógico que permita a passagem de um sinal para a
saída apenas quando as entradas de controle B e C forem ambas nível
ALTO; caso contrário, a saída permanecerá em nível BAIXO.
▪ Projete um circuito lógico que permita a passagem de um sinal para a
saída apenas quando uma entrada de controle B ou C, mas não ambas,
for nível ALTO; caso contrário, a saída permanecerá em nível ALTO.
▪ Projete um circuito lógico com sinal de entrada A, entrada de controle B
e saídas X e Y, que operam da seguinte forma:
▪ 1. Quando B = 1, a saída X segue a entrada A, e a saída Y é 0.
▪ 2. Quando B = 0, a saída X é 0, e a saída Y segue a entrada A.
Circuitos para Habilitar/Desabilitar

➢ Questões para revisão:

▪ 1. Projete um circuito lógico com três entradas, A, B e C, e uma saída que
irá para nível BAIXO apenas quando A for nível ALTO e B e C forem
diferentes.
▪ 2. Qual porta lógica gera uma saída em nível 1 no estado desabilitado?
▪ 3. Quais portas lógicas permitem a passagem invertida do pulso de
entrada quando estão habilitadas?
 Bibliografia Básica
❑ BOYLESTAD, R. L., NASHESKY, L. Dispositivos Eletrônicos e Teoria de
Circuitos. 8.ed. São Paulo: Prentice Hall, 2011.
❑ SEDRA, A. S.; SMITH, K. C. Microeletrônica. 5. ed. São Paulo: Pearson Prentice
Hall, 2012.
❑ TOCCI, Ronald J. Sistemas digitais: princípios e aplicações. 11. ed. São Paulo:
Pearson Prentice Hall, 2011.
❑ IDOETA, I. V., CAPUANO, F. G. Elementos de Eletrônica Digital. 40. ed. São
Paulo: Editora Érica, 2011.

Bibliografia Complementar

❑ REZENDE, S. M. Materiais e Dispositivos Eletrônicos, 2.ed. São Paulo: Livraria da

Física, 2004.
❑ LOPEZ, F.A.; CABRERA, J.M.; RUEDA, F.A. Electrooptics, Phenomena,
Materials, Applications, Academic Press, 1994.
❑ MALVINO, A. P. Eletrônica. 4. ed. São Paulo: Pearson Makron Books, v.1, 2010.
❑ GARCIA, P. A. Eletrônica Digital - Teoria e Laboratório. São Paulo: Editora: Erica,
2006.
❑ BIGNELL, J. W.; DONOVAN, R. Eletrônica Digital. 5.ed. São Paulo: Editora:
Cengage Learning, 2010.