Famlias Lgicas

CMOS, Pseudo-NMOS e CPL

Giane Ulloa Rio Grande, 11 de junho de 2012

O transstor MOS

Transistor MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 4 terminais: o drain(dreno) o source (fonte) o gate(porta) o bulk (substrato) As dimenses de W e L esto diretamente ligadas a quantidade de corrente que passa por ele L W corrente conduzida

O transstor MOS

Funcionamento do Transistor Funciona como uma chave

Permite ou no a passagem de corrente eltrica Deciso >>> nvel de tenso no gate:

o o

chave aberta: passando eltrons atravs do canal chave fechada: sem passagem de eltrons

NMOS

Vg > Vth para que o n de eltrons livres no canal supere o n de lacunas, um caminho se forma para que os eltrons fluam entre dreno e fonte.
A tenso a partir da qual h corrente eltrica no canal chamada tenso de Threshold Chave fechada: Vg >= Vth Chave aberta: Vth < Vg

PMOS

O susbtrato do tipo N enquanto as ilhas so do tipo P

O substrato ligado a VDD

Comportamento oposto ao NMOS PMOS chave fechada: Vg < = Vth NMOS mais rpido que PMOS

Famlias Lgicas

Caracterizada por sua arquitetura e por suas especificaes eltricas Influencia ma frequncia, rea, potncia e complexidade de conexes Projeto de circuitos: o N de transistores totais, o n de transistors em srie, o W, o fator de atividade, o quantidade e tamanho das ligaes Podem ser dinmicas ou estticas

Famlias Lgicas Dinmicas

Sinal de clock: pr-carga e avaliao rede pull-up (superior) - um transistor PMOS para controle Esse transistor est ligado ao clock atravs do gate Na parte inferior, NMOS ligado ao clocke entre NMOS e a sada formada a lgica d porta em questo A lgica formada apenas por transistores NMOS Apenas portas negativas so formadas

Exemplos de lgica dinmica

Problema

Associao de portas lgicas Condio de monotonicidade Define que durante a fase de avaliao lgica no deve necessitar de uma transio de 0->1 Saidas de nivel lgico alto no so controladas pelas entradas Satisfeitas na fase de pre-carga Soluo: Lgica domin -> utiliza inversor esttico entre estgios dinmicos

Famlias Lgicas Estticas

Sadas controladas pelos nveis lgicos das entradas CMOS Pseudo-NMOS CPL

ROBUSTAS BAIXO CONSUMO OPERAM EM SUBTHRESHOLD

REDUZIDO CONSUMO DE POTNCIA

CMOS

Mais utilizada, simples e robusta Duas redes complementares Rede pull-down - NMOS (lgica do circuito) Rede pull-up - PMOS Somente lgicas negativas podem ser construidas Rede pull-down liga GND sada (sinal lgico baixo na sada)

REGRA
Transistores em srie na rede pull-down passam a estar em paralelo na rede pull-up.

REGRA
Transistores em paralelo na rede pull-down so colocados em srie na rede pull-up.

Pseudo - NMOS

Rede pull-down (NMOS) Somente portas lgicas negativas Rede pull-up com apenas um transistor PMOS sempre ligado a gnd
Reduo da rea quanto mais complexo o circuito Consumo esttico (um transistor sempre estar conduzindo corrente) O W dos transistores da rede pull-down deve ser maior que o W dos transistores da rede pull-up

Pseudo-Nmos

CPL Complementary Pass-Transistor

Logic

Lgica esttica com transistores de passagem Melhor desempenho Melhor relao desempenho/consumo Essencial no projeto de circuitos que utilizem portas XOR Entradas so conectadas no gate, source e drain Os transistores PMOS tem por funo de restaurar o sinal (nvel logico alto)

CPL

Uma rede NMOS sempre transmite o sinal oposto da outra Inversores nas suas sadas do circuito Impedir que ao ligar muitas portas lgicas seja criada uma rede de transistores em srie Isto causaria maior atraso do sinal Permitir que a mesma estrutura seja usada como duas portas lgicas. Ex: NAND e AND

Exemplos

Referncias

http://www.feng.pucrs.br/~decastro/pdf/ED_ C4.pdf (Acessado em 08/06/2012 s 19 horas) http://d.yimg.com/kq/groups/22144157/3911 53234/name/ttl+e+cmos+completo.pdf (Acessado em 06/06/2012 s 23:10 horas) http://www.cp.utfpr.edu.br/chiesse/Sistemas _Digitais/Fam_logicas.pdf (Acessado em 08/06/2012 s 21:30 horas) Avaliao de Famlias Lgicas para circuitos