Mod-2 - Memo - Ricardo Zelenovsky

OAC - Organização e Arquitetura
de Computadores
“Fundamentos de Computação”
Ricardo Zelenovsky
zelen2005@yahoo.com.br
OAC – Memória– Ricardo Zelenovsky Módulo 02-1

Organização e Arquitetura
de Computadores
Módulos.
1. Arq. de processadores 2. Memórias

3. Integração 4. Processamento Paralelo
5. I/O 6. Programação (ASM)
7. Numeração 8. Questões CESPE
Aula 1 – Módulos 1 e 2.
Observação:
Há uma grande quantidade de
Aula 2 – Módulos 2, 3 e 4.
exercícios. Nem todos serão
vistos em sala. Dependerá da
dinâmica das aulas.
bit – nibble – byte – palavra – etc.
Bit:
Nibble: 3 2 1 0
Byte: 7 6 5 4 3 2 1 0
15 0
Palavra 16 bits: Byte 1 Byte 0
31 0
Palavra
Byte 3 Byte 2 Byte 1 Byte 0
32 bits:
63 0
Palavra Byte 7 Byte 1 Byte 0
...
64 bits:
FCC – Abr /2010 – BahiaGás
Sist. da Informação ou Ciência da Computação da
Informação (Prova E05, Tipo 01)
41. A recepção/transmissão de dados é feita em bits
entre um processador e algum chip ou memória. Nos
PCs os bits são transmitidos em grupos. NIBBLE é a
transmissão feita por um grupo de
(A) 4 bits.
(B) 8 bits.
(C) 16 bits.
(D) 32 bits.
(E) 64 bits.

Potências de 2
20 = 1 210 = 1024 (1K)
21 = 2 (bit) 216 = 65.5362 = 26 x 210 = 64 K
22 = 4 220 = 210 x 210 = 1K x 1K = 1Mega
23 = 8 224 = 24 x 220 = 16 Mega
24 = 16 (nibble) 230 = 210 x 220 = 1 Giga
25 = 32 232 = 22 x 230 = 4 Giga
26 = 64 240 = 210 x 230 = 1 Tera
27 = 128 250 = 210 x 240 = 1 Peta
28 = 256 (byte) 260 = 210 x 250 = 1 Exa
264 = 24 x 260 = 16 Exa

GND 1 40 VCC
AD14 2 39 AD15
8086
AD13 3 38 A16/S3
AD12 4 37 A17/S4
AD11 5 36 AD18/S5
AD10 6 35 AD19/S6
AD9 7 34 #BHE/S7
AD8 8 33 MN/#MX
AD7 9 32 #RD
AD6 10 #RQ/#GT0 31 HOLD
AD5 11 #RQ/#GT1 30 HLDA
AD4 12 #LOCK 29 #WR
AD3 13 #S2 28 M/#IO
AD2 14 #S1 27 DT/#R
AD1 15 #S0 26 #DEN
AD0 16 QS0 25 ALE
NMI 17 QS1 24 #INTA
INTR 18 23 #TEST
CLK 19 22 READY
GND 20 21 RESET

Barramentos de um processador
Endereços
Memória
Dados
E/S
Controle

Ciclo de leitura de memória 8086 simplificado
T1 T2 T3 (TW) T4
CLK
Endereços A0 ... A19
Dados IN: D0 ... D15
#RD

Ciclo de escrita de memória 8086 simplificado
T1 T2 T3 (TW) T4
CLK
Endereços A0 ... A19
Dados OUT: D0 ... D15
#WR

FCC – Mai /2010 – MPE RN – Suporte Técnico
(Prova B02, Tipo 01)
43. Uma das propriedades funcionais do barramento de um computador é a
temporização, dividida em síncrona e assíncrona. Considerando um
barramento síncrono com as seguintes características:
Envio do endereço para a memória: 5 ns
Leitura da memória: 20 ns
Envio do dado para o dispositivo: 5 ns
Largura do barramento: 4 bytes
O tempo total para a leitura de uma palavra e a banda passante máxima
será, respectivamente:
5 ns M
(A) 15 ns e 13,3 MB/s. C
E Tac
(B) 20 ns e 33,3 MB/s. P 5 ns M 20 ns
(C) 30 ns e 13,3 MB/s. U
O
(D) 30 ns e 133 MB/s.
4 400
(E) 120 ns e 33,3 MB/s. 𝐵𝑊 = = 𝑀𝐵/ 𝑠
30 × 10
−9
3
FCC – Mai/2012 – Sabesp – Análise de Gestão –
Sistemas (Prova 08, Tipo 01)
43. Sobre os endereços de memória primária é correto afirmar:
(A) Todas as células em uma memória contêm o mesmo
número de bits.
(B) Se a memória tiver n células, elas sempre terão endereços
de 0 a n.
(C) Se um endereço de memória tiver n bits, o número máximo
de células endereçáveis será n2.
(D) O número de bits no endereço determina o número mínimo
de células diretamente endereçáveis na memória e é
dependente do número de bits por célula.
(E) A célula de memória é a maior unidade endereçável e
atualmente todos os fabricantes de computadores padronizam
células de 8 bits, que são denominadas bytes.
Conectando Memórias (8 bits)
8 bits
CPU Memo Memo

Dados: D0..D7 Di D0..D7
D0..D75 Di
End: A0..A19 Ai A0..A19 Ai
A0..A19
#RD RD #RD
#RD RD
#WR WR #WR
#WR WR
CE CE
#CS0 #CS1
Y0 Y1
Entradas Decodificador

Barramento de Dados de 16 bits. E agora ?
MOV AX,[200H]
8086 MOV AL,[200H]

#CSi
AX #CE #CE
Memo Memo
AH AL 8 bits 8 bits Memo
A0...A19 Ai Ai
de 16 bits ?
Di Di
D8..15 D0..7
D0..15

Barramento de Dados de 16 bits. E agora ?
#BHE = Bus High Enable MOV AX,[200H]
MOV AL,[201H]
8086
#BHE A0
AX Ímpar #CE #CE
Memo Memo Par

AH AL 8 bits 8 bits
A1...A19 Ai Ai
Di Di
Chaveador
D8..15 D0..7
D8..15
Memo
D0..7 Par / Ímpar ?

Palavras de 16 bits e o OVO
Como armazenar palavras de 16 bits ?
Intel 9347H Motorola

(PC) (Macintosh)
n+4 n+4
n+3 n+3
n+2 n+2
n+1 93 n+1 47
n 47 n 93
n-1 n-1
Little-endian Big-endian
Palavras de 32 bits e o OVO
Como armazenar palavras de 32 bits ?
Mac OS-X Intel 12345678H Motorola

com x86 (PC) (Macintosh)
n+4 n+4
n+3 12 n+3 78
n+2 34 n+2 56
n+1 56 n+1 34
n 78 n 12
n-1 n-1
Little-endian Big-endian
As Viagens de Gulliver – Jonathan Swift (1726)

Por qual lado se deve quebrar o ovo cozido ?
Danny Cohen
1980
“ON HOLY WARS

AND A PLEA FOR
PEACE”

Barramento de Dados de 32 bits
#BE0
80386 #BE1
#BE2
#BE3
EAX
#BE3 #BE2 #BE1 #BE0
AX
Memo Memo Memo Memo
AH AL 8 bits 8 bits 8 bits 8 bits
A2...A31 Ai Ai Ai
Ai
Di Di Di Di
Chaveador
D24..31 D16..23 D8..15 D0..7
D24..31
D16..23
D8..15
D0..7

Barramento de Dados de 64 bits
#BE0
80386 #BE1
#BE7
RAX
#BE7 #BE1 #BE0
EAX
Memo Memo Memo
AX 8 bits 8 bits 8 bits
A3...A31 Ai Ai
Ai
Di Di Di
Chaveador
D56..63 D8..15 D0..7
D56..63
D8..15
D0..7

Hierarquia de Memória
Tamanho Velocidade
Regis- Custo
tradores
Cache
Principal - RAM
Disco Rígido (magnético)
Fita Disco Óptico

16 bits 16 bits Registradores 8085/8086
A AH AL AX – (Acc) Acumulador primário
H L BH BL BX – Acc e Registrador Base
B C CH CL CX – Acc e Contador
D E DH DL DX – Acc e Enderaçador de I/O
8 SP SP Stack Pointer 8
Pilha
0
BP Base Pointer 0
8 SI Source Index
Indexação
8
5
DI Destination Index 6
PC IP Instruction Pointer
CS Code Segment
DS Data Segment
Segmentação
SS Stack Segment
ES Extra Segment
Flags Flags Flags (Estado)

FCC – Mai/2009 – TJ PA – Análise de Sistema
(Prova B, Tipo 01)
31. Considere as afirmativas abaixo sobre os registradores.
I. São dispositivos que armazenam valores temporários principalmente
dentro dos processadores.
II. São utilizados tanto para armazenar resultados quanto para obter valores
de entrada das operações na execução de instruções lógicas e aritméticas.
III. Não podem ser utilizados para armazenamento de valores na memória.
Com referência à arquitetura de computadores, é correto o que se afirma em
(A) I, apenas.
(B) I e II, apenas.
(C) I e III, apenas.
(D) II e III, apenas.
(E) I, II e III.

(Prova C, Tipo 01)
37. Um computador de 64 bits significa dizer que
(A) o clock oscila em frequência de 64 bits.
(B) os dados são armazenados na RAM em blocos de 64 bits.
(C) os dados são armazenados na cache em blocos de 64 bits.
(D) o tamanho da palavra manipulada pela UCP é de 64 bits.
(E) o tamanho do buffer para gravação no HD é de 64 bits.

CESGRANRIO – Liquigás – Abr 2012 - (Prova 19)
Prof. Jr. – Tecnologia da Info. – Desenv. de Aplicações
(124) 60 O projeto da memória de um sistema computacional leva em
consideração três aspectos essenciais: a quantidade de
armazenamento, a rapidez no acesso e o preço por bit de
armazenamento. Uma correta ordenação dos tipos de memória, partindo
do nível mais alto para o mais baixo da hierarquia é
(A) Cache L2, cache L1, cache de disco, discos, memória principal
(RAM), registradores.
(B) Discos, cache de disco, memória principal (RAM), cache L2, cache
L1, registradores.
(C) Cache L2, cache L1, cache de disco, memória principal (RAM),
registradores, discos.
(D) Memória principal (RAM), registradores, cache L1, cache L2, cache
de disco, discos.
(E) Registradores, cache L1, cache L2, memória principal (RAM), cache
de disco, discos.
(124) 60 – Solução [Memórias]
ordenação dos tipos de memória, partindo do nível mais alto para o mais
baixo da hierarquia é (não há o que explicar, a opção correta é a (E))
(A) Cache L2, cache L1, cache de disco, discos, memória principal
(RAM), registradores.
(B) Discos, cache de disco, memória principal (RAM), cache L2, cache
L1, registradores.
(C) Cache L2, cache L1, cache de disco, memória principal (RAM),
registradores, discos.
(D) Memória principal (RAM), registradores, cache L1, cache L2, cache
de disco, discos.
(E) Registradores, cache L1, cache L2, memória principal (RAM), cache
de disco, discos. (Lembrar que cache L1 é superior ao cache L2 e que
existe um cache no controlador de disco para acelerar os acessos, mas
este cache está no nível logo acima do disco.)

Memória
Endereços
(A0, A1, ..., A19) M

E
Dados M
Ó
(D0, D1, ..., D15) R
I
Controle A
(#RD ou #WR)
Qual o tamanho dessa memória ? 2 x 220 = 2 MB

CESGRANRIO – BR – PETROBRAS – Mai 2010 - (Prova 06)
Analista de Sistemas Júnior – Infraestrutura
Seja um sistema de computação que possui uma memória
principal com capacidade máxima de endereçamento de
64K células (1K=210), sendo que cada célula armazena um
byte de informação.

(57) 34 Qual o tamanho, em bytes, do registrador de

endereços de memória desta arquitetura?
(A) 2
(B) 6
(C) 16
(D) 64
(E) 8K

(57) 34 – Solução [Memória]

principal com capacidade máxima de endereçamento de
64K células (1K=210), sendo que cada célula armazena um
byte de informação.

(57) 34 Qual o tamanho, em bytes, do registrador de

endereços de memória desta arquitetura?
(A) 2 (B) 6 (C) 16 (D) 64 (E) 8K
Questão muito simples!
Para endereçar 64K são necessários 16 bits (2 bytes) ,

pois 216 = 64k. Opção (A).

(57) 34 – Diagrama de Blocos Simplificado de uma CPU
CI
UC
Re Unidade PC REM
gis de
Ende
tra Controle
reços Me
do MAR
res mó
MDR ria
Dados
ALU IR
RDM
Acumulador Flags (status) RI
OAC – Memória– Ricardo Zelenovsky ACC Módulo 02-30

CESGRANRIO – BNDES - Jul 2008 - (Prova 01)
Profissional Básico – Análise de Sistemas – Suporte
(7) 51 O hardware de um sistema microprocessado foi
projetado para funcionar com uma memória de 20 bits de
endereçamento e palavra de 16 bits. Se neste sistema já estão
instalados 1.024 KB de memória, qual a quantidade máxima de
memória possível para expansão, em KB?
(A) 1.024
(B) 924
(C) 768
(D) 512
(E) 256

(7) 51 Solução [Memória]
(7) 51 20 bits de endereçamento e palavra de 16 bits.
Capacidade de endereçamento = 220 = 1.024 K.
Cada endereço acessa uma palavra de 16 bits (2 bytes)
Resulta em: 2 x 1.024 = 2.048 KB.
Se já tem 1.024 KB, então a expansão máxima é de 1.024 KB.
(A) 1.024 (B) 924 (C) 768
(D) 512 (E) 256

Prof. Jr. – Tecnologia da Info. – Adm. de Banco de Dados
(115) 54 Uma questão importante quanto ao gerenciamento

da memória principal de um computador é o gerenciamento
do espaço de endereços dos processos.
Considerando que cada posição endereçável da memória
consiste em 1 byte, um endereço de memória de 32 bits
permite endereçar uma memória de
(A) 4294967 bytes
(B) 3200 Kbytes
(C) 512 Mbytes
(D) 4 Gbytes
(E) 1 Tbyte

Cada posição endereçável da memória tem 1 byte.

Quanto permite endereçar, memória com 32 bits de
endereços.
(A) 4294967 bytes (B) 3200 Kbytes
(C) 512 Mbytes (D) 4 Gbytes
(E) 1 Tbyte
32 bits de endereços  232 = 22 x 230 = 4 GB. Opção (D).
Ficou em dúvida com a opção (A)?

Não pode ser a opção (A) porque 232 é par!
232 = 4.294.967.296. Veja que tem 10 dígitos!
CESGRANRIO – BR – TRANSPETRO – Jul 2011 - (Prova 02)
Analista de Sistemas Júnior – Área de Software
Segue-se o trecho final de uma memória

principal, onde o endereço FFF representa
a maior posição endereçável. Todos os FF8 0102
números são apresentados em FF9 3EBC
hexadecimal. FFA 9174
(66) 34 O número máximo de células que FFB 4AD7
essa memória pode conter será igual a FFC 3531
FFD 6609
(A) 512 (B) 1024 FFE FA11
FFF B3C5
(C) 2048 (D) 4096
(E) 8192

(66) 34 O número máximo de células que
12 bits
essa memória pode conter será igual a
FF8 0102
(A) 512 (B) 1024 FF9 3EBC
FFA 9174
(C) 2048 (D) 4096
FFB 4AD7
(E) 8192 FFC 3531
FFD 6609
Notar que os endereços têm 3 dígitos FFE FA11
hexadecimais, logo são 12 bits. FFF B3C5
212 = 22 + 210 = 4 x 1024 = 4096.

CESGRANRIO – PETROBRAS – Jun 2008 - (Prova 30)
Analista de Sistemas Jr – Infra-Estrutura
(30) 47 Se um computador tem uma MP com disponibilidade
de armazenar 216 bits e possui barra de dados com tamanho
de 16 bits, qual o tamanho mínimo do REM e do RDM ?
(Considere que a barra de dado tem o tamanho de uma
palavra)
(A) 8 e 12
(B) 8 e 16
(C) 12 e 8
(D) 12 e 12
(E) 12 e 16
Entendendo as siglas:
REM = registrador de endereços de memória (MAR);
RDM = registrador de dados de memória (MDR).
MP com disponibilidade de armazenar 216 bits e

barra de dados com tamanho de 16 bits,
(a barra de dado tem o tamanho de uma palavra)
Qual o tamanho mínimo do REM e do RDM ?
A memória oferece 216 bits

Barra de dados de 16 bits  células são de 16 bits (24).
Então: 216/ 24 endereços = 212.
REM = 12 bits e RDM = 16 bits  opção (E)

(30) 47 – Segunda Solução [Memória]
MP com disponibilidade de armazenar 216 bits
Barra de dados (tamanho da palavra) com tamanho 16 bits.
Qual o tamanho mínimo do REM e do RDM ?
16 bits
A memória oferece 216 bits

Cada células tem 16 bits (24).
Memória
Ficamos com:
212
216/ 24 = 212 células de 16 bits,
bits 216 bits
Logo são 12 linhas de endereços
REM = 12 bits
RDM = 16 bits  opção (E)
(30) 47 – Diagrama de Blocos Simplificado de uma CPU
CI
UC
Re Unidade PC REM
gis de
Ende
tra Controle
reços Me
do MAR
res mó
MDR ria
Dados
ALU IR
RDM
Acumulador Flags (status) RI
OAC – Memória– Ricardo Zelenovsky ACC Módulo 02-40

CESGRANRIO – BR – PETROBRAS – Mar 2010 - (Prova 04)
(42) 27 Um computador projetado com 512 endereços tem possibilidade
de armazenar, na memória principal, 512 células (endereçadas desde a
posição 0 até a posição 511). Sabendo-se, que para esse computador,
cada célula é projetada para armazenar 10 bits (palavras de 10 bits),
considere as afirmações a seguir.
I - Esse computador tem a capacidade de armazenar 5.120 kbits.
II - O registrador de dados da memória armazena 10 bits e a barra de
dados também permite a passagem de 10 bits simultaneamente.
III - O registrador de endereço de memória e a barra de endereços
armazenam, no mínimo, 9 bits para que seja possível o acesso a todas as
posições de memória.
Está(ão) correta(s) a(s) afirmação(ões)
(A) I, apenas. (B) II, apenas.
(C) I e II, apenas. (D) II e III, apenas.
(E) I, II e III.
Um computador com 512 endereços
Armazena 512 células.
Célula tem 10 bits (palavras de 10 bits).
I - Esse computador tem a capacidade de armazenar 5.120 kbits. Errado,
são 5.120 bits (cuidado com o “k”).
II - O registrador de dados da memória armazena 10 bits e a barra de
dados também permite a passagem de 10 bits simultaneamente. Correto,
tanto o registrador de dados quanto o barramento são de 10 bits.
III - O registrador de endereço de memória e a barra de endereços
armazenam, no mínimo, 9 bits para que seja possível o acesso a todas as
posições de memória. Correto, 9 bits endereçam 512 posições (29 = 512).
Está(ão) correta(s) a(s) afirmação(ões)
(A) I, apenas. (B) II, apenas.
(C) I e II, apenas. (D) II e III, apenas.
(E) I, II e III.
Tipos de Memória
ROM Read Only Memory (só leitura)
PROM EPROM EEPROM Flash
RAM Randon Access Memory (leitura e escrita)
SRAM DRAM SDRAM (DDR)

Memória Não Volátil: ROM
Mantém os dados mesmo sem energia (desligada)
PROM Programmable ROM
EPROM Erasable PROM
EEPROM Electrically EPROM
Flash EEPROM rápida

BIOS do computador
Pen Drive
Memória de câmera fotográfica, etc.
RAM – Random Access Memory
Memória de Escrita e Leitura
DRAM (dinâmica) SRAM (estática)
• Alta densidade integração

• • Alta velocidade
Baixo consumo
• • Não “esquece”
Pouco calor
• Baixo custo (sem refresh)
• Baixa densidade integração

• Baixa velocidade • Alto consumo
• “Esquece” • Gera calor
(uso de refresh) • Alto custo
T acesso = 5 a 70 ns T acesso < 10 ns

Memória Volátil: RAM (leitura e escrita)
Perde os dados sem energia (desligada)
SRAM Static RAM Cache L2, L3
DRAM Dynamic RAM Memória Principal
SDRAM Synchronous DRAM

Double Data Rate SDRAM
DDR SDRAM
SDRAM com taxa dobrada
DDR2/DDR 3 4x ou 8x
Confusão: usa-se o termo DDR SRAM (SDRAM).

SDR SDRAM e DDR SDRAM
SDR DDR
CPU CPU
Contr. RAM Contr. RAM
100 MHz 200 MHz
Clock RAM Clock RAM

(100 MHz) (100 MHz)
RAM
(100 MHz)
SDR – DDR – DDR2 – DDR3
SDR DDR DDR2 DDR3

100MHz 100MHz 100MHz 100MHz
Buffer Buffer Buffer Buffer

8 bytes 16 bytes 32 bytes 64 bytes
800MB/s 1600MB/s 3200MB/s 6400MB/s
Largura de Banda do Barramento = clock x No bytes

Faixa de Velocidade das DDR – SDRAM
(Bus de 64 bits)
MHz MHz MT/s

DDR Volts
(interno) (BUS) (transferência)
DDR 100 - 200 100 - 200 200 - 400 2,5/2,6
DDR2 100 - 266 200 - 533 400 - 1066 1,8
DDR3 100 - 266 400 - 1066 800 - 2133 1,5

Algumas (Double Data Rate) DDR – SDRAM
(Bus de 64 bits – x2)

Algumas (Double Data Rate) DDR – SDRAM
x8
Nome Clock
PC-xxx Banda
(MT/s) (interno)
DDR-200 100 MHz PC-1600 1600 MB/s
DDR-266 133 MHz PC-2100 2100 MB/s
DDR-300 150 MHz PC-2400 2400 MB/s
DDR-333 166 MHz PC-2700 2700 MB/s
DDR-400 200 MHz PC-3200 3200 MB/s
PC-xxxx = Clock x multiplicador x DDR x 8 bytes

PC-1600 = 100 x 1 x 2 x8
Algumas DDR2 – SDRAM

x8
Nome Clock
PC-xxx Banda
(MT/s) (interno)
DDR2-400 100 MHz PC-3200 3200 MB/s
DDR2-532 133 MHz PC-4200 4200 MB/s
DDR2-600 150 MHz PC-4800 4800 MB/s
DDR2-664 166 MHz PC-5400 5400 MB/s
DDR2-800 200 MHz PC-6400 6400 MB/s
DDR2-1066 266 MHz PC-8500 8500 MB/s
PC2-xxxx = Clock x multiplicador x DDR x 8 bytes

PC2-3200 = 100 x 2 x 2 x8

(Bus de
x8
64 bits – x8)
Nome Clock
PC-xxxx Banda
(MT/s) (interno)
DDR3-800 100 MHz PC3-6400 6400 MB/s
DDR3-1066 133 MHz PC3-8533 8533 MB/s
DDR3-1333 167 MHz PC3-10667 10667 MB/s
DDR3-1600 200 MHz PC3-12800 12800 MB/s
DDR3-1866 233 MHz PC3-14900 14900 MB/s
DDR3-2133 266 MHz PC3-17066 17066 MB/s
PC3-xxxx = Clock x multiplicador x DDR x 8 bytes

PC3-6400 = 100 x 4 x 2 x8
Memórias Multi-Canal
Por que? Aumentar a taxa de transferência com a CPU.
Hoje: até 4 canais. 2 canais
1 canal
DDR3 12,8 GB/s 2x12,8 GB/s

Contr. RAM Contr. RAM
CPU CPU

Memórias Multi-Canal – slots coloridos

FCC – Out/2009 – TRT SP – Tecnologia da Informação III
(Prova S, Tipo 05)
21. Considere um microcomputador com um

processador singlecore de 64 bits, clock de 2.0 GHz e
dois pentes de memória PC-2700, trabalhando em dual
channel. Levando em conta os dados fornecidos, as
taxas de transferência do processador e das memórias
serão, respectivamente,
(A) 16 GB/s e 2.700 MB/s

(B) 16 GB/s e 5.400 MB/s
(C) 32 GB/s e 5.400 MB/s
(D) 32 GB/s e 12.800 MB/s
(E) 24 GB/s e 2.700 MB/s

Memória Cache
CACHE = esconderijo (francês)
Memória estática (SRAM)
• CPUs muito mais rápidas que as memórias (DRAM).
• Entretanto, programas possuem “localidade”.

• Localidade temporal;
• Localidade espacial.
• Criar um “esconderijo ágil” para os bytes:

• mais usados (Iocalidade temporal);
• vizinhos (localidade espacial).

Memória Cache
CPU
Tac = 10 ns
Controlador
Cache
de Cache
DRAM
Tac = 60 ns
Memória Cache
Cache é dividida em linhas de 64 ou 128 bytes.
Exemplo: cache de 256 bytes e RAM 1 KB.
256 B / 64 B = 4 1024 B / 4 = 256 B

Linhas de cache Tamanho dos Blocos
C 3 3
A Cache
2
R RAM
2
C 256
1
4 A 1024
1
4
Blocos
Linhas
H Bytes M Bytes
0 0
E
1 Linha = 64 Bytes 1 Bloco = 4 Linhas = 256 bytes

Exemplo: DRAM = 1 GB = 1.073.741.824 Bytes
Cache = 512 KB = 524.288 Bytes
Linha do cache = 64 Bytes (típico)
512 KB / 64 1 GB / 8.192
= 8.192 (8 KB) = 131.072 (128 KB)
Linhas de cache Tamanho dos Blocos
8.191 8.191
C 8.190 8.190
A ... R ...
8.192 8.192
C 2 Linhas A 2 Blocos
H M
1 1
E
0 0
1 Linha = 64 Bytes 1 Bloco = 2 K Linhas = 128 Kbytes

Como saber se um dado (código) está no cache ?
Cria-se uma tabela com os endereços das linhas.

(se linhas de 64 bytes, então endereços múltiplos de 64)
Endereços
Dados (tags) Válido (será omitido)
8.191 968860 0
C 8.190 ab6ad0 1
A ... ...
8.192
C 2 85bd80 1 Linhas
H
1 1714d0 0
E
0 07fe40 1
64 Bytes

Arquitetura de Cache: 1) Mapeado Diretamente
DRAM • De cada bloco, apenas
uma linha no cache.
Cache • Busca no cache fica

muito rápida.
• Laços maiores que

uma linha nunca
estarão presentes no
cache.
Linha
• Não é empregado!
Bloco
Arquitetura de Cache: 2) Totalmente Associativo
DRAM
• Linhas de um bloco
podem estar em
Cache qualquer posição no
cache.
• Grande flexibilidade.
• Busca no cache fica

muito lenta.
Linha
• Não é empregado!
Bloco

Arquitetura de Cache: 3) Associativa por Grupo
(de conjunto)
DRAM
• De cada bloco, duas
linhas no cache.
Cache
muito rápida.
• Oferece alguma
flexibilidade.
• É a solução mais
Linha
empregada !
Bloco
Arquitetura de Cache: 3) Associativa por Grupo
(deDRAM
conjunto)
• De cada bloco, duas

linhas no cache.
Cache
muito rápida.
• Um pouco de
flexibilidade.
Linha • É a solução
mais empregada
!
Bloco

Exemplo de um Pentium 4 com 512 KB cache L2
e com 2 GB de memória principal (DRAM):
• Emprega linha com 128 bytes e associação de 8 linhas.
• Qtde. de linhas no cache = 512 KB / 128 = 4 K linhas.
• Tamanho do grupo no cache = 8 x 128 = 1 KB.
• Qtde. de grupos no cache = 512 KB / 1 KB = 512 grupos.
• Tamanho do bloco na DRAM = 2 GB / 4 K = 512 KB.
• Tamanho do grupo na DRAM = 512 KB x 8 = 4 MB.
• Qtde. de grupos na DRAM = 2 GB / 4 MB = 512 grupos.

Exemplo de um Pentium 4 DRAM = 2 GB
Cache = 512 KB
4K
4K
Blocos
Linhas
... ... ou
ou
512
512
Grupos
Grupos
Grupo
1 KB
Grupo
4 MB
1 Linha = 128 Bytes
1 Bloco = 512 KB

FCC – Nov/2009 – TRT 3 – Tecnologia da Informação
(Prova X22, Tipo 01)
32. O termo mapeamento é usado para indicar o

relacionamento dos dados do nível inferior com as
posições da memória cache. O mapeamento de
memória cache, no qual a posição na cache depende
do endereço da palavra e cada palavra possui uma
posição fixa na cache, é denominado
(A) direto.
(B) associativo.
(C) conjuntivo.
(D) relativo.
(E) fixo.
Atualização do cache. O que fazer na escrita ?
1) Write Through: Escrever no cache e na DRAM.

(Escrita Direta)
CPU
Tac = 10 ns
Controlador Cache
de Cache
Tac = 60 ns
DRAM Cache só na leitura!

Atualização do cache. O que fazer na escrita ?
1) Write Back: Escrever apenas no cache.
(Escrita retroativa)
CPU Cache ≠ DRAM !

Tac = 10 ns
Controlador Cache
de Cache
Tac = 60 ns
Marcar linha como SUJA !
DRAM

Tabela de conteúdo do cache :
Dirty Bit
Bit sujo
Endereços
Dados (tags)
8.191 968860 0
C 8.190 ab6ad0 1
A ... ...
8.192
C 2 85bd80 1 Linhas
H
1 1714d0 0
E
0 07fe40 0
64 Bytes

Reutilização do cache:
Qual linha jogar fora ?
1)Mais antigo;
2) Menos usado ou
3) Menos usado recentemente.
É preciso um relógio ou um contador !

Tabela de conteúdo do cache :
Dirty Bit
Bit sujo
Endereços Contador
Dados (tags) ou Relógio
8.191 968860 0 454545

C 8.190 ab6ad0 1 98234
A ... ... ...
8.192
C 2 85bd80 1 171171 Linhas
H
1 1714d0 0 23456
E
0 07fe40 0 12345
64 Bytes

FCC – Mai /2010 – MPE RN – Suporte Técnico
(Prova B02, Tipo 01)
41. Em relação à memória cache, é correto afirmar que
(A) se a CPU precisa de uma palavra e não a encontra na

memória principal, ela busca na memória cache.
(B) ela é utilizada para aumentar a capacidade de
armazenamento da memória principal.
(C) ela cuida do armazenamento de palavras de memória
utilizadas com mais frequência pela CPU.
(D) o princípio dos sistemas de cache é o da “anterioridade”.
(E) via de regra, instruções são mantidas na memória principal,
e dados na memória cache.

CESGRANRIO – BR – TRANSPETRO – Jul 2011- (Prova 02)
Analista de Sistemas Júnior – Área de Software RAM
(67) 35 Considere agora um trecho de uma memória cache interligada à FF8 0102
memória principal apresentada. Cada linha abriga um bloco de memória FF9 3EBC
com duas células. No exemplo ilustrado a seguir, a linha 220 armazena FFA 9174
o bloco que contém as células de endereços FF8 e FF9. FFB 4AD7
FFC 3531
O processador então envia uma solicitação de escrita à memória FFD 6609
principal na célula FF9. Após a operação ser completada, a memória FFE FA11
cache tem o valor alterado para 3EBF, mas a memória principal FFF B3C5
mantém armazenado o valor anterior, que é 3EBC.
Considerando-se esse cenário, tem-se que a memória cache Cache antes
implementa a 21F
(A) política de escrita conhecida como escrita somente no
220 0102 3EBC
retorno (write back).
(B) política de escrita conhecida como escrita uma vez (write 221
once).
(C) política de mapeamento de escrita em blocos conhecida Cache depois
por LFU (least frequently used).
(D) técnica de mapeamento de blocos da memória principal 21F
conhecida como mapeamento direto. 220 0102 3EBF
(E) técnica de mapeamento de blocos da memória principal 221
conhecida como mapeamento associativo.
(67) 35 – Solução [Memória] RAM
Linha 220 armazena as células de endereços FF8 e FF9. FF8 0102
FF9 3EBC
Processador envia uma solicitação de escrita na célula FF9. FFA 9174
Cache tem o valor alterado para 3EBF FFB 4AD7
Memória tem o valor anterior, que é 3EBC. FFC 3531
Como a escrita só aconteceu no cache a FFD 6609
FFE FA11
política é Write Back. Opção (A)
FFF B3C5
Considerando-se esse cenário, tem-se que a memória cache
implementa a Cache antes
(A) política de escrita conhecida como escrita somente no 21F
retorno (write back).
(B) política de escrita conhecida como escrita uma vez (write 220 0102 3EBC
once). 221
(C) política de mapeamento de escrita em blocos conhecida
por LFU (least frequently used). Cache depois
(D) técnica de mapeamento de blocos da memória principal
21F
conhecida como mapeamento direto.
(E) técnica de mapeamento de blocos da memória principal 220 0102 3EBF
conhecida como mapeamento associativo. 221
CESGRANRIO – BR – Transpetro – Jun 2012 - (Prova 3)
Analista de Sistemas Jr. – Área de Infraestrutura
(106) 50 Uma aplicação que apoia a operação de uma

grande empresa faz muitos acessos à memória. Para saber
se a política de atualização do cache do servidor dessa
aplicação está adequada, verificou-se que a taxa de acertos
(hit rate) do cache é de 97%.
Considerando que foram feitos 300.000 acessos no total,

que o tempo por acerto (tempo por hit) é de 70ns e que o
tempo por falha (tempo por miss) é de 3000ns para este
mesmo cache, qual o tempo, em ns, de acesso efetivo?
(A) 42,86 (B) 157,9 (C) 2912,1
(D) 3000 (E) 3070

Taxa de acertos (hit rate) do cache é de 97%. HR = 0,97
Foram feitos 300.000 acessos no total; Na = 300.000
Tempo por acerto (tempo por hit) é de 70ns. Th = 70 ns
Tempo por falha (tempo por miss) é de 3000ns. Tm = 3000 ns
Qual o tempo, em ns, de acesso efetivo?
𝑇𝑒𝑚𝑝𝑜 𝑡𝑜𝑡𝑎𝑙 𝑔𝑎𝑠𝑡𝑜
𝑇𝑒𝑓 =
𝑄𝑢𝑎𝑛𝑡𝑖𝑑𝑎𝑑𝑒 𝑑𝑒 𝑎𝑐𝑒𝑠𝑠𝑜𝑠
𝐻𝑅 ∙ 𝑁𝑎 ∙ 𝑇h +(1 − 𝐻𝑅) ∙ 𝑁𝑎 ∙ 𝑇𝑚
𝑇=
𝑁𝑎
𝐻𝑅 ∙ 𝑇h +(1 − 𝐻𝑅) ∙ 𝑇𝑚
𝑇= =0,97 ∙ 70+0,03 ∙ 3000
1
Não depende da quantidade de acessos! 𝑇 =157,9 𝑛𝑠
(106) 50 – Solução Alternativa [Memória]
Taxa de acertos (hit rate) do cache é de 97%. HR = 0,97
Foram feitos 300.000 acessos no total; Na = 300.000
Tempo por acerto (tempo por hit) é de 70ns. Th = 70 ns
Tempo por falha (tempo por miss) é de 3000ns. Tm = 3000 ns
Qual o tempo, em ns, de acesso efetivo?
(A) 42,86 (B) 157,9 (C) 2912,1
(D) 3000 (E) 3070
𝑇 =𝐻𝑅 ∙ 𝑇h+(1− 𝐻𝑅)∙ 𝑇𝑚=0,97 ∙ 70+0,03 ∙ 3000

Como as opções são bem diferentes, não
precisamos fazer as contas de forma exata.
0,97 x 70 ≈ 70e 0,03 x 3000 = 90
Logo 70 + 90 = 160 ns  a única opção bem
próxima é 157,9  opção (B).
Programas Memória Virtual
podem usar
todo o espaço
de
endereçamento.
Memo
Um único
espaço linear Swap
Virtual
Tabela Memo
CPU de
Páginas Real
Paginação Transparente:
o programador não precisa
saber que ela existe
Problema da Alocação de Memória
1) P1 – criado com 2 KB (P1a) RAM
2) P2 – criado com 4 KB (P2a)
3) P1 – pede 2 KB (P1b) – descont. P4a = 6K
4) P3 – criado com 4 KB (P3a)
5) P2 – pede 2 KB (P2b) – descont. P2b = 2K
6) P4 – criado com 6 KB (P4a) P3a = 4K

7) P2 – libera 2 KB (P2b)
P1b = 2K
8) P1 – libera 2 KB (P1b)
9) P5 – criado com 4 KB (P5a e b) ? P2a = 4K

Descontinuidade ! É a Fragmentação
P1a = 2K
Fragmentação ! Externa
Paginação (Páginas de 4 KB)
Memo
P1
Virtual
1) P1 – criado 4 KB (a) d
2) P2 – criado 8 KB (b,c) End=0 a Swap
3) P1 – pede 2 KB (d) P2
4) P3 – criado 4 KB (e) f
h
5) P2 – pede 2 KB (f) c
g
End=0 b
6) P4 – criado 6 KB (g,h) f R
P3
7) P2 – libera 2 KB (f) e A
End=0 e d M
8) P1 – libera 2 KB (d)
P4 c
9) P5 – criado 4 KB Tradução
Onde há fragmentação b
h de
interna? End=0 g Páginas a
CESGRANRIO – BNDES – Nov 2009 - (Prova 01)
Prof. Básico – Análise de Sist. – Desenvolvimento (1aFase)
(11) 40 Se uma máquina possui endereçamento virtual de 48
bits e tamanho de página igual a 4 KB, quantas entradas são
necessárias para a tabela de páginas?
(A) 212 (B) 232
(C) 236 (D) 244
(E) 260

Endereçamento virtual de 48 bits  248 endereços.
Tamanho de página igual a 4 KB = 212
Preciso de 12 bits para endereçar 4 KB.
Quantidade de páginas será:
248 36
𝑄𝑝𝑎𝑔 = 12 =2
Outra solução: 2
48 bits para endereço virtual

xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx
xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx xxxx
36 bits para selecionar páginas 12 bits =
uma página
Fragmentação Interna
Ocorre quando é solicitada uma quantidade de
memória menor que o tamanho da página.
Seja um sistema com páginas de 4 K.

Se for solicitado 2K de memória, será alocada página
de 4K e metade ficará ociosa (desperdiçada).
Com páginas de tamanho N, a quantidade média de

desperdício na última página é de N/2.
Ideia: páginas pequenas para evitar o desperdício.
Entretanto, páginas pequenas acarretam uma grande
tabela de páginas e registradores.

Motivação para Paginação de Memória
Espaço de endereços é maior que a memória física
disponível.
Não se conhece à priori quanta memória um
programa vai usar (alocação dinâmica).
Como compartilhar a memória principal entre os
programas?
Como evitar fragmentação?
Definição: Quadro de página é a porção de
memória usada para construir a paginação. Quadro
de página da memória e do disco devem ser iguais.
Usual quadros de 512 a 64 KB.
Sobre Paginação de Memória
MMU – Unidade de Gerenciamento de Memória
Faz o mapeamento virtual para físico.
Paginação por demanda – Traz a página para a

memória física quando for necessário.
Princípio da Localidade – Traz a página necessária

e algumas outras por antecipação.
Falta de Página – Quando é feita referência a um

endereço cuja página que não está presente na
memória principal.

Políticas de Substituição de Páginas
FIFO – First-In First-Out

Primeira a entrar é a primeira a sair
• Mantém uma lista com a ordem das páginas.
• Página mais antiga é a primeira a ser
descartada.
• Simplicidade é a grande vantagem.
• Não leva em conta se a página está sendo
acessada com frequência.

SC – Second Chance – Segunda Chance

• Usa-se um bit “R” para indicar se a página foi
referenciada (R=1).
• Página mais antiga é a primeira a ser
descartada, se bit R=0.
• Se bit R=1, página vai para o final da fila e faz-
se R=0.
• Ou seja, foi dada uma segunda chance.
• Pode ser visto como uma lista circular, onde o
ponteiro pula as posições com R=1,
transformando-os em R=0.

Segunda Chance
M
L B
Ponteiro
K aponta “C” C R=1
R=0
J D
Mas “C”
tem R=1
I E
“C” está
H F no fim da
G fila
NRU – Not Recently Used
Não recentemente usada
• Usa bits R=referenciada e M=modificada.
Categoria R M Descrição
4 1 1 Referenciada, Modificada
3 1 0 Referenciada, Não Modificada
2 0 1 Não Referenciada, Modificada
1 0 0 Não Referenciada, Não Modificada
• Descarta a página de categoria mais baixa

• Entre (2) e (3): melhor manter páginas
referenciadas do que as modificadas mas
pouco referenciadas.
LRU – Least Used Recently

MRU – Menos Recentemente Usada
• Descarta a página acessada há mais tempo.
• Descarta a página com o acesso mais antigo.
• Implica em construir uma lista que á atualizada
a cada acesso.

NFU – Not Frequently Used
NUF – Não Usada Frequentemente
• Descarta a página com acesso menos
frequente.
• Precisa de um contador para cada página.
• Na prática é inviável pois demanda uma
reordenação da lista a cada acesso.
• Ou então, seria necessário buscar por toda a
lista a página menos acessada.
• Periodicamente o contador precisa ser zerado.
CESGRANRIO – BR – TRANSPETRO – Jul 2011 - (Prova 02)
Analista de Sistemas Júnior – Área de Software
(63) 24 Um processo referencia 5 páginas identificadas por

p1, p2, p3, p4 e p5, na seguinte ordem:
p1, p2, p3, p1, p4, p2, p5, p1, p2, p5, p2, p1
Considerando-se que o algoritmo de substituição de página
seja LRU e que a memória principal encontra-se inicialmente
vazia, qual é o número de transferências de páginas em um
sistema com 3 quadros em memória principal?
(A) 6
(B) 7
(C) 8
(D) 9
(E) 10
(63) 24 – Solução [S.O. Gerenciamento de Processos]
Processo referencia 5
T Pag Q0 Q1 Q2 Falta
páginas: p1, p2, p3, p4 e p5.
1 1 1 *
Ordem: p1, p2, p3, p1, p4,
2 2 1 2 *
p2, p5, p1, p2, p5, p2, p1
3 3 1 2 3 *
Algoritmo LRU (joga fora
4 1 1 2 3
a usada há mais tempo)
5 4 1 4 3 *
Memória principal vazia.
6 2 1 4 2 *
Qual o número de
transferências de páginas 7 5 5 4 2 *
com 3 quadros? 8 1 5 1 2 *
(A) 6 (B) 7 9 2 5 1 2
10 5 5 1 2
(C) 8 (D) 9
11 2 5 1 2
(E) 10 Contei 7 faltas. 12 1 5 1 2
CESGRANRIO – BR – PETROBRAS – Ago 2011 - (Prova 05)
(78) 48 Um processo referencia 5 páginas identificadas por

p1, p2, p3, p4 e p5, na seguinte ordem:
p1, p2, p3, p4, p1, p2, p5, p1, p2, p3, p4, p5
Considerando que o algoritmo de substituição de página seja

fila e que a memória principal encontra-se inicialmente vazia,
o número de transferências de páginas, em um sistema com
3 quadros em memória principal, é
(A) 6 (B) 7 (C) 8
(D) 9 (E) 10

(78) 48 – Solução [S.O. Gerenciamento de Processos]
Processo referencia 5 T Pag Q0 Q1 Q2 Falta
páginas: p1, p2, p3, p4 e p5.
1 1 1 *
Ordem: p1, p2, p3, p4, p1,
2 2 1 2 *
p2, p5, p1, p2, p3, p4, p5
3 3 1 2 3 *
Algoritmo fila
(1o a chegar é o 1o a sair). 4 4 4 2 3 *
Memória principal vazia. 5 1 4 1 3 *
Qual o número de 6 2 4 1 2 *
transferências de páginas
7 5 5 1 2 *
com 3 quadros?
8 1 5 1 2
(A) 6 (B) 7
9 2 5 1 2
(C) 8 (D) 9 10 3 5 3 2 *
11 4 5 3 4 *
(E) 10 Contei 9 faltas. 12 5 5 3 4
Particionamento Dinâmico
Tamanho e quantidade de partições é variável.
Cada processo recebe a quantidade de memória que

necessita.
Gera fracionamento externo – necessidade de

compactação.

Segmentação de Memória
Muitas vezes é interessante ter trechos de memória
separados.
Por exemplo o caso de se trabalhar com grande

tabelas cuja dimensão é dinâmica.
Segmento: um espaço de endereços independentes.
Segmento tem um início e tamanho máximo.

Os diversos segmentos não precisam ter o mesmo
tamanho.
Tamanho do segmento pode ser alterado.

Todos os segmentos iniciam em zero. Memo
Segmentação pode ser feita por:

permutação e paginação. 3
Permutação: lembra a paginação, mas

4
não tem tamanho fixo.
Surge a Fragmentação Externa.
Pede compactação! 1
20K
16K
12K
8K 1 4
2 2
4K
3
Segmentação pode resultar Fragmentação Externa.
Periodicamente pode ser feito uma compactação.
Se compactação for muito longa:

Seg 4 Alocação de segmentos
Seg 3 Melhor ajuste: escolhe a menor

lacuna para a atender a demanda.
Seg 2
Primeiro ajuste: escolhe a primeira
lacuna que atender a demanda.
Seg 1
Segmentação Endereço Lógico
+
Paginação
(386) Segmentação
Endereço Linear
MOV EAX, [123456]

Paginação
Endereço Físico
Políticas de Alocação de Memória
First-Fit – Primeiro encaixe:
• À partir do início da memória, seleciona a
primeira partição que encaixe à demanda.
• Mais simples, mais rápido
• Gera buracos pequenos no início da memória,
levando a busca cada vez mais longe.
• Na maioria das vezes é a melhor solução.
Next-Fit – Próximo encaixe:

• À partir da última partição selecionada, escolhe
a próxima que se encaixe à demanda.
• Distribui ao longo da memória os buracos
pequenos.
Best-Fit – Melhor encaixe:
• De todas as partições, seleciona a que melhor
se encaixe à demanda solicitada.
• É custosa.
• Maior fragmentação externa, pois gera buracos
pequenos que não servem para ninguém.
Worst-Fit – Pior encaixe:

• De todas as partições, seleciona a que pior se
encaixe à demanda solicitada.
• É custosa.
• Menor fragmentação, pois gera buracos com o
maior tamanho possível (serão usados).
Quick-Fit – O mais rápido:
• Mantém listas separadas para os buracos com
tamanhos mais usados.
• Localização de um buraco é rápido.
• Por exemplo:
• Listas com buracos de 4K, 8K, 12K, etc.
• Sobrecarga para atualização das listas.
• Pode levar a grande fragmentação.

CESGRANRIO – Petrobras – BR Distribuidora – Fev 2012 - (Prova 10)
(161) 64 Considere um sistema cuja gerência de memória é
feita através de partições variáveis. Em um dado instante,
existem as seguintes lacunas (áreas livres), identificadas por
um número segundo a tabela abaixo:
Identificação da área livre 1 2 3 4 5 6

Tamanho disponível 4 MB 2 MB 17 MB 21 MB 1 MB 4 MB
Usando-se o algoritmo de alocação de memória Best-Fit, quais

áreas serão ocupadas quando ocorrerem, nessa ordem, as
solicitações de 9MB, 6MB, 3MB e 5MB?
(A) 3,4,1,3 (B) 3,3,1,4 (C) 4,3,6,3
(D) 4,4,3,3 (E) 4,4,6,4

(161) 64 – Solução [S.O. Gerenciamento de Memória]
área livre 1 2 3 4 5 6
Tamanho 4 MB 2 MB 17 MB 21 MB 1 MB 4 MB
Ordem das solicitações: 9MB, 6MB, 3MB e 5MB. Melhor
Qual a sequência das áreas ocupadas com Best-Fit? encaixe
(A) 3,4,1,3 (B) 3,3,1,4 (C) 4,3,6,3
(D) 4,4,3,3 (E) 4,4,6,4
1 2 3 4 5 6
14MB
MB 2MB 17MB
8 MB
2 21MB
16 MB 1MB 4MB
9MB 6MB 3MB 5MB Continuando...

FIM
CESGRANRIO – BR – Transpetro – Jun 2012 - (Prova 3)
(108) 52 Considere um sistema de partições de tamanho variável
e os seguintes processos na fila para alocação: w1(110K),
w2(150K), w3(300K) e w4(200K). A sequência de alocação é de
w1 para w4, as áreas escuras são blocos já alocados, as áreas
claras são livres e contêm o tamanho dos blocos. O bloco S foi o
último a ser alocado. A ordem de busca nos blocos é PQRST.
Bloco P Bloco Bloco R Bloco Bloco T
200K Q 500K S 300K
Best-fit Next-fit
Quanto resta de memória P R T P R T
livre em cada bloco, em (A) 90 50 100 90 0 150
K, depois da alocação (B) 90 50 100 200 0 40
realizada com os (C) 90 0 150 200 0 40
algoritmos best-fit e next-
(D) 90 0 150 90 50 100
fit?
(E) 200 0 40 90 0 150
O bloco S foi o último a ser alocado.
A ordem de busca nos blocos é PQRST.
Memória livre (KB), após os algoritmos best-fit e next-fit?
-Best-fit: escolhe o bloco que minimiza o espaço utilização.
P - 200K Q R - 500K S T - 300K

(90K) (0K) (150K)
último
W1-110K W2-150K W3-300K W4-200K

O bloco S foi o último a ser alocado.
A ordem de busca nos blocos é PQRST.
Memória livre (KB), após os algoritmos best-fit e next-fit?
-Next-fit: inicia a partir do último bloco alocado e procura o

próximo que atenda.
P - 200K Q R - 500K S T - 300K

(200K) (0K) (40K)
último
W1-110K W2-150K W3-300K W4-200K

FCC – Jul/2010 – TRT 9 – Tecnologia da Informação
(Prova I09, Tipo 01)
59. No contexto de gerenciamento de memória, é correto afirmar:
(A) Cada entrada em uma tabela de segmentos possui a “base”, que contém o
endereço físico inicial do segmento residente na memória e o “limite”, que
especifica o tamanho do segmento.
(B) O swapping é uma técnica utilizada para mudar a localização dos
processos na memória, agrupando-os em um único segmento e, assim,
otimizar a execução dos processos concorrentes.
(C) O hardware MMU (Unidade de Gerência de Memória) tem como função
mapear os endereços físicos em endereços virtuais para serem vistos pela
memória.
(D) Na realocação dinâmica, todas as rotinas são carregadas na memória
principal e aquelas que não são usadas são agrupadas em segmentos
contíguos da memória.
(E) A alocação contígua à memória principal é dividida em duas partes: a parte
alta para o sistema operacional e o vetor de interrupções, e parte baixa para os
processos do usuário.
CESGRANRIO – FINEP – Mai 2011 - (Prova 10)
Analista – Suporte
(24) 27 Memória virtual é uma técnica de gerência de memória
que mantém apenas parte do código de execução e parte da
área de dados dos programas em memória real.
Nesse contexto, a técnica de paginação divide o espaço de
endereçamento
(A) virtual em blocos com tamanho igual ao tamanho dos blocos
do espaço de endereçamento real
(B) virtual em blocos com tamanho igual ao tamanho do espaço
de endereçamento real
(C) virtual em blocos com tamanho igual à metade do tamanho
(D) real em blocos com tamanho igual ao tamanho do espaço de
endereçamento virtual
(E) real em blocos com tamanho igual à metade do tamanho do
espaço de endereçamento virtual
(24) 27 Solução [S.O. Memória]
A técnica de paginação divide o espaço de endereçamento

Os blocos das memórias (real e virtual) têm o mesmo tamanho!
Só pode ser a opção (A)!
(A) virtual em blocos com tamanho igual ao tamanho dos blocos

(B) virtual em blocos com tamanho igual ao tamanho do espaço
de endereçamento real
(C) virtual em blocos com tamanho igual à metade do tamanho
(D) real em blocos com tamanho igual ao tamanho do espaço de
endereçamento virtual
(E) real em blocos com tamanho igual à metade do tamanho do
espaço de endereçamento virtual

CESGRANRIO – BNDES – Nov 2011 - (Prova 02)
Prof. Básico – Análise de Sist. – Desenvolvimento (1aFase)
(22) 32 Na memória virtual por paginação, o espaço de endereçamento virtual e o
espaço de endereçamento real são divididos em blocos do mesmo tamanho
chamados páginas. Na memória virtual por segmentação, o espaço de
endereçamento é dividido em blocos de tamanhos diferentes chamados segmentos.
Na memória virtual por segmentação com paginação, o espaço de endereçamento é
dividido em
(A) segmentos e, por sua vez, cada segmento dividido em páginas, o que elimina o
problema da fragmentação externa encontrado na segmentação pura.
(B) segmentos e, por sua vez, cada segmento dividido em páginas, o que elimina o
problema da fragmentação interna encontrado na segmentação pura.
(C) segmentos e, por sua vez, cada segmento dividido em páginas, o que elimina o
problema da fragmentação interna encontrado na paginação pura.
(D) páginas e, por sua vez, cada página dividida em segmentos, o que elimina o
problema da fragmentação externa encontrado na segmentação pura.
(E) páginas e, por sua vez, cada página dividida em segmentos, o que elimina o
problema da fragmentação interna encontrado na segmentação pura.

(22) 32 Solução [S.O. Memória]
Na memória virtual por segmentação com paginação, o espaço de endereçamento
é dividido em
(A) segmentos e, por sua vez, cada segmento dividido em páginas, o que elimina o
problema da fragmentação externa encontrado na segmentação pura. Correto.
(B) segmentos e, por sua vez, cada segmento dividido em páginas, o que elimina o
problema da fragmentação interna encontrado na segmentação pura. Errado, o
problema da segmentação pura é a fragmentação externa.
(C) segmentos e, por sua vez, cada segmento dividido em páginas, o que elimina o
problema da fragmentação interna encontrado na paginação pura. Errado, o
problema da fragmentação interna vai continuar, pois se usa paginação.
(D) páginas e, por sua vez, cada página dividida em segmentos, o que elimina o
problema da fragmentação externa encontrado na segmentação pura. Errado, divide-
se primeiro em segmentos e os segmentos são divididos em páginas.
(E) páginas e, por sua vez, cada página dividida em segmentos, o que elimina o
problema da fragmentação interna encontrado na segmentação pura. Errado, divide-
se primeiro em segmentos e os segmentos são divididos em páginas.

Analista de Sistemas Júnior – Engenharia de Software
(51) 3 A fragmentação interna é uma anomalia observada quando o
gerenciador de memória usa um esquema de particionamento dinâmico
de memória.
PORQUE
No particionamento dinâmico de memória, tanto o número de partições
quanto o tamanho das partições podem variar de acordo com a demanda
dos processos.
Analisando as afirmações acima, conclui-se que
(A) as duas afirmações são verdadeiras e a segunda justifica a primeira.
(B) as duas afirmações são verdadeiras e a segunda não justifica a
primeira.
(C) a primeira afirmação é verdadeira e a segunda é falsa.
(D) a primeira afirmação é falsa e a segunda é verdadeira.
(E) as duas afirmações são falsas.
A fragmentação interna é uma anomalia observada quando o gerenciador
de memória usa um esquema de particionamento dinâmico de memória.
Errado, fragmentação interna ocorre quando se usa partição de tamanho
fixo e um processo usa menos memória que a disponível na partição.
PORQUE
No particionamento dinâmico de memória, tanto o número de partições
quanto o tamanho das partições podem variar de acordo com a demanda
dos processos. Correto, o particionamento dinâmico permite variar o
tamanho das partições em consequência sua quantidade também varia.
(A) as duas afirmações são verdadeiras e a segunda justifica a primeira.
(B) as duas afirmações são verdadeiras e a segunda não justifica a
primeira.
(61) 48 Em um sistema operacional usando segmentação

paginada, o espaço de endereçamento lógico de cada
processo consiste, no máximo, de 16 segmentos, podendo
cada um deles ter até 64 kbytes de tamanho. As páginas
físicas são de 512 bytes. Para esse sistema, o número de
bits necessários para especificar o endereço lógico
completo (número de segmento + número de página lógica
+ deslocamento dentro da página) é de
(A) 7 bits (B) 11 bits (C) 13 bits
(D) 19 bits (E) 20 bits

(61) 48 - Solução [S.O. Memória]
S.O. segmentação paginada.
Espaço de endereçamento lógico de cada processo
consiste, no máximo, de 16 segmentos, podendo cada um
deles ter até 64 kbytes de tamanho.
O número de bits necessários para especificar o endereço
lógico completo
(A) 7 bits (B) 11 bits (C) 13 bits
(D) 19 bits (E) 20 bits
São 16 segmentos de 64 KB cada  16 x 64K = 1 MB

Logo são 20 bits, pois 220 = 1MB!
As páginas físicas são de 512 bytes  de nada serve!
(62) 49 Anulada Suponha que a taxa de falta de páginas
(igual à probabilidade de ocorrer falta de página) é, num
determinado sistema operacional, inversamente
proporcional à quantidade de memória RAM . Esse
sistema está operando com memória RAM de 32MB e
apresenta tempo de tratamento de falta de página de 1001
μs e tempo de acesso direto à memória de 1 μs. Nessa
configuração, o tempo efetivo de acesso resultante é de
101 μs. A quantidade de memória RAM que se deve
adicionar para ter um novo tempo efetivo de acesso de 26
μs vale
(A) 92 μs (B)96 μs (C)124 μs
(D)128 μs (E)288 μs
(62) 49 – Tentativa de Solução [S.O. Memória]
Probabilidade de ocorrer falta de página é inversamente
proporcional à quantidade de memória RAM.
S.O. operando com memória RAM de 32MB.
Tf = 1001 μs Tac = 1 μs Tef = 101 μs.
Quanto de RAM adicionar para (Tef) tempo efetivo = 26 μs.
(A) 92 μs (B)96 μs (C)124 μs
(D)128 μs (E)288 μs
Solução perigosa – Cuidado!
26
Tef=101μs Tef=26μs =0,257
101
101
Memória: 32 𝑀𝐵 × =32 𝑀𝐵 × 3,88=124,3 𝑀𝐵
26
Então: 124MB – 32MB = 92MB (A) ERRADO!
Tf = 1001 μs Tac = 1 μs Tef = 101 μs.
Precisamos descobrir qual a probabilidade “p” de
uma falta de página de cache com Tef=101μs.
1 𝑝=0,1
4 vezes
Qual probabilidade (pn) para ter Tef = 26 μs? menor
1 𝑝 𝑛=0,025
Tf = 1001 μs Tac = 1 μs Tef = 101 μs.
(A) 92 μs (B)96 μs (C)124 μs
(D)128 μs (E)288 μs
1 𝑝=0,1
4 vezes
Qual probabilidade (pn) para ter Tef = 26 μs? menor
1 𝑝 𝑛=0,025
Se prob. é inv. prop. à qtd. de memória  4x32=128M
Então é preciso adicionar 128M - 32M = 96M.
Prof. Jr. – Tecnologia da Info. – Desenv. de Aplicações
(121) 56 Em um determinado sistema que utiliza paginação de
memória, endereços lógicos foram projetados com 16 bits, dos
quais os 4 mais significativos indicam uma entrada na tabela
de páginas. Nesse sistema existe um registrador especial que
contém o endereço do início da tabela de páginas, que está
armazenada na memória e contém 16 entradas, cada uma com
8 bits. Em cada entrada dessa tabela de páginas, os quatro
bits mais significativos (os da esquerda) são bits de controle e
os quatro restantes correspondem aos 4 bits mais significativos
do endereço da página física de memória. Considere que o
conteúdo da memória e do registrador do início (base) da
tabela de páginas é o da figura, na qual todos os valores
encontram-se representados em hexadecimal.
Um acesso de leitura ao endereço lógico B80A retornará, em
hexadecimal, o valor
(A) D5 (B) FD
(C) FE (D) 18
(E) 45
(121) 56 – Solução [S.O. – Memória]
Endereços lógicos com 16 bits:

• os 4 bits mais significativos  entrada na tabela
de páginas.
Registrador base (início tabela páginas):

• contém 16 entradas, com 8 bits cada.
Cada posição da tabela:

• os 4 bits mais significativos  bits de controle
• os 4 bits restantes  formam os 4 bits mais
significativos do endereço da página física.
Leitura no endereço lógico B80A retorna?

(121) 56 – Solução [S.O. – Memória]
End. Lógico
B 80A
Controle
.... ...
+ A80B DC D C
.... ...
A800 C80A FD C 80A
Reg. Base
.... ...
Opção (B)

FIM
E mais alguns exercícios...

FCC – Jul/2011 – TRT 19 – Tecnologia da Informação
(Prova A01, Tipo 01)
46. Em um barramento síncrono com 32 bits, considere:
− largura do barramento: 4 bytes;
− envio do endereço para a memória: 6 ns;
− leitura da memória: 20 ns;
− total envio do dado para o dispositivo: 6 ns.
Em função dos dados acima, o tempo total para a leitura de
uma palavra será de
(A) 8 ns
6 ns M
(B) 16 ns C
E Tac
(C) 32 ns P 6 ns M 20 ns
U
(D) 64 ns O
(E) 128 ns
FCC – Jan/2010 – TRE AM – Análise de Sistemas
(Prova D04, Tipo 02)
23. No contexto de computadores, barramento é um conjunto de linhas de
comunicação que permite a interligação entre os componentes do computador.
Nesse aspecto, é correto afirmar que o barramento de
(A) memória é um conjunto de circuitos e linhas de comunicação que possibilitam a

ligação dos periféricos com a UCP e memória principal.
(B) cache em organizações de computadores mais recentes é dedicado para acesso

à memória cache do computador, cuja função é auxiliar a memória principal quando
esta se encontra esgotada em sua capacidade de armazenamento.
(C) dados, quando estabelece a comunicação entre a memória e a UCP, cuida,

exclusivamente, da transferência de dados entre esses elementos.
(D) controle necessita estar multiplexado para transferir os sinais de controle que
ativam ou desativam os dispositivos, que selecionam determinado modo de operação
ou sincronizam os circuitos.
(E) endereços conduz o endereço a ser selecionado na memória ou dispositivos E/S

e geralmente é unidirecional entre a UCP e a memória e os dispositivos E/S.
CESGRANRIO – BR – Distrib.– Fev 2012 - (Prova 11)
Prof. Jr. – Analista de Sistemas - Ênfase JAVA, CRM e Web
(85) 62 Em um computador, o subsistema de memória é organizado
hierarquicamente em uma pirâmide.
Sobre o exposto, analise as afirmativas a seguir.
I - Os registradores, que possuem maior velocidade de transferência,
menor capacidade de armazenamento e custo alto, estão no topo da
pirâmide.
II - As memórias cache e a memória principal, que fornecem a garantia
de armazenamento permanente ao usuário, estão no centro da pirâmide.
III - As memórias secundárias ou de massa, capazes de armazenar
grandes quantidades de dados a um baixo custo, aparecem na base da
pirâmide.
É correto o que se afirma em
(A) I, apenas (B) II, apenas.
(C) I e III, apenas (D) II e III, apenas
(E) I, II e III.
Memória é organizado hierarquicamente em uma pirâmide.
Sobre o exposto, analise as afirmativas a seguir.
I - Os registradores, que possuem maior velocidade de transferência,
menor capacidade de armazenamento e custo alto, estão no topo da
pirâmide. Correto, registradores são os mais velozes.
II - As memórias cache e a memória principal, que fornecem a garantia de
armazenamento permanente ao usuário, estão no centro da pirâmide.
Memória principal e cache não fornecem armazenamento permanente.
III - As memórias secundárias ou de massa, capazes de armazenar
grandes quantidades de dados a um baixo custo, aparecem na base da
pirâmide. Correto.
(A) I, apenas (B) II, apenas.
(C) I e III, apenas (D) II e III, apenas
(E) I, II e III.
FCC – Abr/2011 – TRT 14 – Tec. da Informação
(Prova F06, Tipo 01)
21. Também chamado de contador do programa (program
counter), o apontador de instruções é um registrador que tem
por função
(A) armazenar a instrução que está sendo executada.
(B) manter atualizado o endereço de memória da próxima
instrução que deve ser executada.
(C) armazenar códigos de condição gerados pela unidade
lógica e aritmética.
(D) indicar ao computador que sequência de microoperações
ele deve realizar.
(E) armazenar o endereço da última instrução executada.

CESGRANRIO – BR – Distribuidora – Fev 2012 - (Prova 10)
Prof. Jr. – Analista de Sistemas - Ênfase em Infraestrutura
(79) 26 Um computador possui uma capacidade máxima de

memória principal com 64K células, cada uma capaz de
armazenar uma palavra de 8 bits.
Quais são o maior endereço em decimal dessa memória e o
tamanho do barramento de endereços desse sistema,
respectivamente?
(A) 64000 e 8 bits
(B) 64000 e 16 bits
(C) 65535 e 8 bits
(D) 65535 e 16 bits
(E) 65535 e 64 bits

Memória principal com 64K células

Cada uma capaz de armazenar uma palavra de 8 bits.
Quais são o maior endereço em decimal dessa memória e o
tamanho do barramento de endereços desse sistema,
respectivamente?
(A) 64000 e 8 bits (B) 64000 e 16 bits
(C) 65535 e 8 bits (D) 65535 e 16 bits
(E) 65535 e 64 bits
Para endereçar 64K são necessários 16 bits, pois 216 = 64K.

O endereço mais alto é 216-1 = 65535 ou (64 x 1024)-1.

Analista de Sistemas Júnior – Engenharia de Software
(71) 64 Uma empresa adquiriu o sistema operacional HAL

de 32 bits que divide o espaço de endereçamento virtual em
duas partes iguais: uma para processos de usuários, e
outra, para o próprio sistema operacional.
Sendo assim, as aplicações desenvolvidas para essa
empresa podem endereçar, em gigabytes, no máximo,
(A) 2
(B) 4
(C) 8
(D) 16
(E) 32
S.O. de 32 bits que divide o espaço de endereçamento

virtual em duas partes iguais:
1) uma para processos de usuários, e
2) outra, para o próprio sistema operacional.
Sendo assim, as aplicações desenvolvidas para essa
empresa podem endereçar, em gigabytes, no máximo,
(A) 2 (B) 4 (C) 8 (D) 16 (E) 32
Com 32 bits endereçamos 232 = 22 x 230 = 4 GB.
Como o espaço foi divido na metade, temos:

2 GB para o HAL e 2 GB para os aplicativos.

CESGRANRIO – PETROBRAS – BR – Mar 2010 - (Prova 03)
Analista de Sist. Jr. – Engenharia de Software
(39) 2 Considere uma memória cache de 64 KBytes. A

transferência de dados entre a memória principal e a memória
cache ocorre em blocos de 4 bytes cada. O número de bits
necessários para representar cada linha da memória cache é
(A) 8
(B) 14
(C) 16
(D) 24
(E) 32

Memória cache de 64 KBytes.
Blocos de 4 bytes cada.
O número de bits para representar cada linha da cache é.
(A) 8 (B) 14 (C) 16 (D) 24 (E) 32
Para 64K = 216  16 bits de endereços.

Mas cada bloco tem 4 bytes (22 ).
16 – 2 = 14 bits de endereços.
Outra solução: 64K / 4 = (214) 16K blocos.

Logo são 14 bits para endereços.

(74) 43 Considere um sistema computacional que possui um

barramento de endereços com 19 bits de largura. Seu
barramento de dados possui quatro bytes de largura e
transfere entre o processador e a memória principal duas
células por acesso.
Nessas condições, qual será o máximo tamanho da
memória principal desse sistema computacional em
megabytes?
(A) 1 (B) 2
(C) 4 (D) 8
(E) 16

Barramento de endereços com 19 bits de largura.
Barramento de dados possui quatro bytes de largura.
Transfere entre o processador e a memória principal
duas células por acesso.
Qual será o máximo tamanho da memória principal em MB?
(A) 1 (B) 2 (C) 4 (D) 8 (E) 16
Célula é o “conteúdo” de um endereço da memória.

Portanto, neste caso: 1 célula = 2 bytes.
Solução: 219 = 512 KB = 0,5 MB.

Como são duas células por acesso  2 x 0,5 MB = 1 MB.

CESGRANRIO – ELETROBRAS – Jul 2010 - (Prova 04)
Analista de Sistemas – Infraestrutura
(112) 70 Um analista de negócio de uma grande empresa

reclama de lentidão em sua estação de trabalho Windows
XP (32-bit). O analista de suporte constatou que a máquina
possui 1 GB de RAM, e concluiu que, devido ao grande
processamento estatístico, será necessário aumentar a
memória dessa estação. Dentre as opções abaixo, qual a
maior quantidade de memória RAM total, em GB, suportável
por essa estação?
(A) 2
(B) 3
(C) 8
(D) 16
(E) 32
Windows XP (32-bit).
A máquina possui 1 GB de RAM.
Aumentar a memória dessa estação.
Qual a maior quantidade de memória RAM total, em GB,
suportável por essa estação?
(A) 2 (B) 3 (C) 8 (D) 16 (E) 32
Em 32 bits, máximo endereçamento = 232 = 4 GB.
Já tem 1 GB, logo se pode adicionar 3 GB. Opção (B).

SIMM x DIMM
SIMM = Single in-line Memory Module (antigos)
Contatos somente
em um lado da placa
DIMM = Dual in-line Memory Module
Contatos nos
dois lados da placa

(Prova C, Tipo 01)
36. Considere as afirmativas sobre memória RAM.
I. DIMM contém chips DRAM apenas e SIMM contém chips
DRAM ou SRAM.
II. DIMM é uma placa que contém chips DRAM em ambos os
lados.
III. SIMM é uma placa que contém chips DRAM em apenas um
lado.
(A) I, apenas.
(B) I e II, apenas.
(C) I e III, apenas.
(D) II e III, apenas.
(E) I, II e III.
(Prova B, Tipo 01)
32. Uma das limitações da velocidade de um

processador é a diferença de velocidade entre o ciclo
de tempo da CPU e o da memória principal (MP).
Acelera a transferência de informações entre CPU e
MP a função de
(A) flat cable.
(B) registrador rd.
(C) slot.
(D) memória cache.
(E) memória eeprom
FCC – Mar /2012 – TJ RJ – Analista de Sistemas
(Prova AT, Tipo 01)
58. As designações L1 e L2 são utilizadas em referência à
memória de computadores. A seu respeito é correto afirmar que
(A) memória L1 tem menor latência que memória L2.
(B) memória L1 tem maior latência que memória L2.
(C) todo computador tem ambos os tipos de memória.
(D) nenhum computador pode ter ambos os tipos de memória.
(E) L1 e L2 designam níveis de memória virtual.

Analista de Sistemas Jr. – Engenharia de Software
(94) 42 Qual característica NÃO se refere à memória cache
de processadores?
(A) Tem o objetivo de reduzir o tempo de acesso à memória

principal.
(B) Os dados nela armazenados são cópias de parte da

memória principal.
(C) É implementada pelo sistema operacional com suporte

do hardware.
(D) Pode ser inserida diretamente no chip do processador.
(E) É comumente encontrada em processadores RISC.

Qual característica NÃO se refere à memória cache?
(A) Tem o objetivo de reduzir o tempo de acesso à memória

principal. Correto.
(B) Os dados nela armazenados são cópias de parte da

memória principal. Correto.
(C) É implementada pelo sistema operacional com suporte

do hardware. Não, a cache é implementada pelo hardware.
(D) Pode ser inserida diretamente no chip do processador.

Correto.
(E) É comumente encontrada em processadores RISC.

Correto.
Analista de Sistemas Jr. – Infraestrutura
(96) 41 A técnica de atualização da memória cache, na qual
as escritas são feitas apenas nessa memória, e a memória
principal só é atualizada se o bit de atualização do bloco
substituído tiver o valor 1, é denominada
(A) write-through
(B) write-back
(C) write-on-update
(D) write-if-updated
(E) write-when-updated

(96) 41 A técnica de atualização da memória cache, na qual

as escritas são feitas apenas nessa memória, e a memória
principal só é atualizada se o bit de atualização do bloco
substituído tiver o valor 1, é denominada.
(A) write-through
(B) write-back
(C) write-on-update
Não há o que explicar!
É descrito o write-back.
(D) write-if-updated Opção (B).
(E) write-when-updated

principal com capacidade máxima de endereçamento de 64K
células (1K=210), sendo que cada célula armazena um byte
de informação.
(58) 35 Para criar um sistema de controle e funcionamento
de sua memória cache, a memória principal é constituída de
blocos de oito bytes cada. A memória cache do sistema é do
tipo mapeamento direto, contendo 32 quadros.
Dessa forma, em que quadro estaria contido o byte
armazenado no seguinte endereço de memória principal:
0001000100011011?
(A) 1 (B) 2 (C) 3 (D) 32 (E) 35

Capacidade de 64K. Usa blocos de 8 bytes
Memória cache com mapeamento direto e 32 quadros.
Qual o quadro do byte armazenado em 0001000100011011?
(A) 1 (B) 2 (C) 3 (D) 32 (E) 35
Blocos de 8 bytes = 23 3 bits

X...X 11111 xxx Quadro 31
para identificar o byte.
... ...
São 32 quadros, 25 =32  5 bits
para identificar o quadros
Tag Quadro Byte X...X 00001 xxx Quadro 1
00010001 00011 011 X...X 00000 xxx Quadro 0
Logo é o quadro 3. Módulo 02-154

OAC – Memória– Ricardo Zelenovsky
FCC – Mar /2010 – TRT 20 – Tec. da Informação
(Prova A01, Tipo 01)
49. No gerenciamento de memória, são características típicas

da segmentação:
(A) Segmentos do programa sempre do mesmo tamanho.
(B) Programas normalmente separados em módulos.
(C) Segmentos de tamanho máximo inexistentes.
(D) Segmentos sem possibilidade de controle pelo usuário.
(E) Eliminações de qualquer tipo de fragmentações.

FCC – Jan/2010 – TRE AM – Análise de Sistemas
(Prova D04, Tipo 02)
(?) 33. Em relação ao gerenciamento de memória, considere
I. No contexto da organização hierárquica de memórias e da monoprogramação sem
troca ou paginação, o sistema operacional pode estar na parte inferior da memória RAM
ou parte em ROM, ou ainda, os drivers de dispositivos podem estar na parte superior da
memória ROM e o restante do sistema em RAM, na parte inferior.
II. Em sistemas de compartilhamento de tempo ou computadores gráficos, às vezes,
não há memória principal suficiente para armazenar todos os processos ativos. Nesse
caso, uma das alternativas é a memória virtual que permite que os programas executem
mesmo estando apenas parcialmente na memória principal.
III. Quando a memória é atribuída dinamicamente, o sistema operacional pode gerenciá-
la por meio de mapas de bits ou de listas encadeadas.
(A) III, apenas.
(B) I, II e III.
(C) I e II, apenas.
(D) I, apenas.
(E) II, apenas .
CESGRANRIO – BR – Distribuidora – Fev 2012 - (Prova 12)
Prof. Jr. – Analista de Sistemas - Ênfase Telecomunicações
(88) 31 Memória virtual é um recurso utilizado por sistemas
operacionais como Windows e Linux, que permite expandir a
memória
(A) principal, aumentando o desempenho da memória

secundária
(B) secundária, sem perda de desempenho
(C) secundária, com perda de desempenho
(D) principal, sem perda de desempenho
(E) principal, com perda de desempenho

(88) 31 – Solução [S.O. Gerenc. de Memória]
Memória virtual é um recurso utilizado por sistemas

operacionais como Windows e Linux, que permite expandir a
memória. Permite que se aumente a memória principal, mas
há perda de desempenho pois é necessário fazer o swap
(troca) de páginas entre a memória e o disco. Opção (E).
(A) principal, aumentando o desempenho da memória
secundária
(B) secundária, sem perda de desempenho
(C) secundária, com perda de desempenho
(D) principal, sem perda de desempenho
(E) principal, com perda de desempenho

Analista de Sistemas Jr. – Infraestrutura
(101) 50 Quando os programas esperam por memória livre
para serem executados devido à insuficiência de memória
principal, o sistema operacional pode solucionar esse
problema com a aplicação da técnica de
(A) falha de página
(B) segmentação
(C) swapping
(D) trashing
(E) partição

(101) 50 – Solução [S.O. Memória]
Quando os programas esperam por memória livre para

serem executados devido à insuficiência de memória
principal, o sistema operacional pode solucionar esse
problema com a aplicação da técnica de (não há como errar,
a questão traz a definição de swap)
(A) falha de página, só indica que a página não está
disponível.
(B) segmentação, é uma técnica de gerenciamento de
memória.
(C) swapping, correto.
(D) trashing, é a troca páginas à todo momento (é ruim).
(E) partição, não faz sentido.
(59) 45 A fragmentação externa é uma anomalia relacionada à
estratégia de particionamento dinâmico de memória.
PORQUE
No particionamento dinâmico de memória, tanto o número de
partições quanto o tamanho das partições podem variar de
acordo com a demanda dos processos.
(A) as duas afirmações são verdadeiras e a segunda justifica a
primeira.
(B) as duas afirmações são verdadeiras e a segunda não
justifica a primeira.
(59) 45 – Solução [S.O. Memória]
A fragmentação externa é uma anomalia relacionada à
estratégia de particionamento dinâmico de memória. Correto.
PORQUE
No particionamento dinâmico de memória, tanto o número de
partições quanto o tamanho das partições podem variar de
acordo com a demanda dos processos. Correto.
(A) as duas afirmações são verdadeiras e a segunda justifica a
primeira. Correto.
(B) as duas afirmações são verdadeiras e a segunda não
justifica a primeira.

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OAC – Memória– Ricardo Zelenovsky Módulo 02-1

1. Arq. de processadores 2. Memórias

OAC – Memória– Ricardo Zelenovsky Módulo 02-4

OAC – Memória– Ricardo Zelenovsky Módulo 02-5

OAC – Memória– Ricardo Zelenovsky Módulo 02-6

OAC – Memória– Ricardo Zelenovsky Módulo 02-7

Endereços A0 ... A19

Dados IN: D0 ... D15

OAC – Memória– Ricardo Zelenovsky Módulo 02-8

Endereços A0 ... A19

Dados OUT: D0 ... D15

OAC – Memória– Ricardo Zelenovsky Módulo 02-9

CPU Memo Memo

OAC – Memória– Ricardo Zelenovsky Módulo 02-12

8086 MOV AL,[200H]

OAC – Memória– Ricardo Zelenovsky Módulo 02-13

Memo Memo Par

OAC – Memória– Ricardo Zelenovsky Módulo 02-14

Intel 9347H Motorola

Mac OS-X Intel 12345678H Motorola

OAC – Memória– Ricardo Zelenovsky Módulo 02-17

“ON HOLY WARS

OAC – Memória– Ricardo Zelenovsky Módulo 02-18

OAC – Memória– Ricardo Zelenovsky Módulo 02-19

OAC – Memória– Ricardo Zelenovsky Módulo 02-20

Disco Rígido (magnético)

Fita Disco Óptico

Flags Flags Flags (Estado)

OAC – Memória– Ricardo Zelenovsky Módulo 02-22

OAC – Memória– Ricardo Zelenovsky Módulo 02-23

37. Um computador de 64 bits significa dizer que

(A) o clock oscila em frequência de 64 bits.

(B) os dados são armazenados na RAM em blocos de 64 bits.

(C) os dados são armazenados na cache em blocos de 64 bits.

(D) o tamanho da palavra manipulada pela UCP é de 64 bits.

(E) o tamanho do buffer para gravação no HD é de 64 bits.

OAC – Memória– Ricardo Zelenovsky Módulo 02-24

OAC – Memória– Ricardo Zelenovsky Módulo 02-26

(A0, A1, ..., A19) M

Qual o tamanho dessa memória ? 2 x 220 = 2 MB

(57) 34 Qual o tamanho, em bytes, do registrador de

OAC – Memória– Ricardo Zelenovsky Módulo 02-28

Seja um sistema de computação que possui uma memória

(57) 34 Qual o tamanho, em bytes, do registrador de

Questão muito simples!

Para endereçar 64K são necessários 16 bits (2 bytes) ,

OAC – Memória– Ricardo Zelenovsky Módulo 02-29

Acumulador Flags (status) RI

OAC – Memória– Ricardo Zelenovsky ACC Módulo 02-30

OAC – Memória– Ricardo Zelenovsky Módulo 02-31

(7) 51 20 bits de endereçamento e palavra de 16 bits.

Capacidade de endereçamento = 220 = 1.024 K.

Cada endereço acessa uma palavra de 16 bits (2 bytes)

Resulta em: 2 x 1.024 = 2.048 KB.

Se já tem 1.024 KB, então a expansão máxima é de 1.024 KB.

(A) 1.024 (B) 924 (C) 768

(D) 512 (E) 256

OAC – Memória– Ricardo Zelenovsky Módulo 02-32

(115) 54 Uma questão importante quanto ao gerenciamento

OAC – Memória– Ricardo Zelenovsky Módulo 02-33

Cada posição endereçável da memória tem 1 byte.

Ficou em dúvida com a opção (A)?

Segue-se o trecho final de uma memória