Flip-Flops

Introduo
Tipos
Circuitos Integrados
Flip-Flops

Introduo
- Um Flip-flop uma clula de memria, accionada por um dos flancos do relgio.
- Em geral, os flip-flops aparecem com duas entradas independentes do sinal de relgio,
chamadas assncronas ou foradas:
- para se poder limpar a sada Q que toma um valor aleatrio, quando a clula activada, existe
uma entrada Clear e
- para colocar a sada a 1, existe uma entrada Preset. As sadas s so alteradas quando o Clock
muda de estado (disparo por flanco ou edge-triggered).

- Ao contrrio dos latches, as entradas podem mudar ao longo do tempo, mesmo em

simultneo, sem que as sadas mudem: elas s podem mudar no flanco de disparo.
- O flanco de disparo pode ser ascendente (quando o Clock passa de 0 a 1, ou
descendente (de 1 a 0)

Flip-Flops

Flip-Flop D Edge-Triggered
Constitudo por 2 latches de entrada e um de sada, de acordo com a
figura.
As sadas s podem mudar nos flancos positivos do relgio e, neste caso, Q fica
igual a D, mantendo este estado at, pelo menos, ao prximo flanco ascendente:

D significa Data: um flip-flop D permite armazenar o dado de 1 bit.

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Exemplo de Aplicao
Para armazenar vrios bits, pode ser
utilizado um Registo (conjunto de flip-flops
em nmero igual ao de bits a armazenar).
O nmero 1101 presente nas entradas
quando se d o flanco activo do clock fica
no Registo, at novo flanco, mesmo depois
de as entradas mudarem:

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Circuito Integrado 7474

O circuito integrado 7474 tem 2 flip-flops D Edge Triggered:

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Flip-Flop D Master-Slave
Constitudo por dois latches D, ligados da seguinte forma:

Com o Clock a 1, o primeiro latch (mestre)

activado, ficando a sua sada, Q1, com o valor de D,
enquanto o segundo mantm o seu estado;
Com o Clock a 0, o primeiro mantm-se e o segundo
(escravo) activado, ficando com Q2 = Q1.
Note-se que a sada muda nos flancos descendentes
do relgio, copiando o valor que a entrada tem, nas
zonas assinaladas.

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Flip-Flop JK Master Slave

Constitudo por 2 latches SR, em cascata e por um circuito combinatrio
entrada.
Devido s portas AND, o estado da entrada J s chega a S1, quando Q = Q2 = 0 e K s
chega a R1 quando Q = 1;
Por outro lado, os sinais de entrada s afectam as sadas do primeiro SR (Master),
durante o nvel 1 do sinal de relgio;
Durante o nvel 0 seguinte, a segunda clula (Slave) afectada pelas respectivas
entradas S2 e R2.

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Funcionamento
No resumo de baixo, onde esto assinalados
os momentos dos flancos descendentes,
vemos que as sadas s mudam nestes
instantes. Assim,
Em 2, J=1 e K=0, Set;
Em 4, J=0 e K=1, Reset;
Em 6, J=K=1, as sadas trocam de estado;
Em 7, J=0 e K=1, Reset;
Em 10, J=1 e K=0, Set;
Em 13, apesar de J=K=0, Q passa a 0, por
causa do impulso em K, quando o clock
estava a 1;
Em 14, com J=K=0, as sadas mantm os
seus estados.
Devido ao que aconteceu em 13, podemos
concluir que as entradas J e K no podem
mudar, enquanto o relgio est a 1, altura
em que o flip-flop est em condies de
receber informao.

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Circuito Integrado 7476

O circuito integrado 7476 tem 2 flip-flops JK Master Slave.

O smbolo junto sada indica que estas s podem mudar no flanco descendente.

O smbolo que aparece na coluna do relgio

indica que s com Clk=1 que o flip-flop
recebe a informao e que as sadas s
podem mudar nos flancos descendentes.

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Flip-Flop JK Edge Triggered

Constitudo por um flip-flop D e por um circuito combinatrio
entrada.
Devido s portas AND, o estado da entrada J s chega a D, quando Q = 0 e
~K s chega, quando Q = 1.

Antes do flanco positivo de Clk, (zonas

assinaladas), as entradas so lidas e quando o
flanco surge, as sadas so afectadas:

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Exemplo de Aplicao
O circuito seguinte pode ter duas utilizaes:
- Como contador, como mostrado ou
- Como divisor de frequncia: se a frequncia do Clock for de 4 kHz, a
frequncia de Q0 de 2 kHz, a de Q1, de 1 kHz e a de Q2, de 500 Hz.

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Circuito Integrado 74249

O circuito integrado 74109 tem 2 flip-flops JK edge triggered.

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Flip-Flop T
Ligando um flip-flop JK da seguinte forma, obtm-se um
flip-flop T (Toggle) que se caracteriza por:
Muda de estado, nos flancos positivos do relgio, sempre que T=1;
Com T=0, as sadas mantm-se:

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