UNIVERSIDADE DO ALGARVE - INSTITUTO SUPERIOR DE ENGENHARIA

ENGENHARIA ELCTRICA E ELECTRNICA

ELETRNICA DIGITAL

Relatrio Eletrnica Digital

2 Trabalho Avaliao

Trabalho Realizado por:

Joo Tiago Cardoso n. 32333
Lus Carlos Sousa n. 36561
Ricardo Martins Alves n. 39741

Quinta-feira, 2 de Fevereiro de 2012

Relatrio Eletrnica Digital 2 Trabalho Avaliao

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ndice
1 Esquema eltrico da clula a nvel de transstor........................................................................ 3
2 Pr-Layout .................................................................................................................................. 3
2.1 Dimensionamento os transstores NMOS e PMOS ............................................................. 3
2.2 Resultados da simulao pr-layout ................................................................................... 4
3 Layout da clula ......................................................................................................................... 5
3.1 Simulao ps-layout .......................................................................................................... 6
3.1.1 Condio de simulao para o caso Fast: .................................................................... 6
3.1.2 Condio de simulao para o caso Tpico:.................................................................. 7
3.1.3 Condio de simulao para o caso Slow: ................................................................... 7
4 Produto potncia-atraso ............................................................................................................ 8
Data sheet ..................................................................................................................................... 9

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1 Esquema eltrico da clula a nvel de transstor

A funo correspondente ao nosso grupo foi
Posto isto elaborou-se o esquema elctrico correspondente:

Figura 1 Esquema Eltrico

2 Pr-Layout
2.1 Dimensionamento os transstores NMOS e PMOS
Atravs de simulaes usando o Spice chegou-se as dimenses de cada transstor para
garantir nos piores casos para cada entrada um tempo de propagao inferior a 40ps. Estas
simulaes obedeceram aos seguintes critrios:

Tempos de subida (tpLH) e de descida (tpHL) de 1ps.

Perodo de 600ps com um duty cycle de 50%.
Utilizou-se uma capacidade parasita na sada da clula, Cload=3fF.
Usou-se uma capacidade que modela a capacidade associada aos ns da clula,
Cout=2fF.

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Dimensionou-se os transstores como mltiplos de 0.1m, Wmin=0.6m e Lmin=0.2 m.

Os parmetros dos transstores utilizados correspondem a tecnologia CMOS 0.18 m
como indicado nas tabelas do enunciado do trabalho.

Chegou-se s seguintes dimenses dos transstores:

APmos= 0.6 m
BPmos= 2.4 m
CPmos= 2.4 m
DPmos= 1.2 m
EPmos= 1.6 m

ANmos= 1.4 m
BNmos= 1.2 m
CNmos= 0.6 m
DNmos= 1.2 m
ENmos= 1.2 m

2.2 Resultados da simulao pr-layout

Entrada A:
Va=Clock
Ve=0V
Vc=0V
Vb=2.2V
Vd=2.2V
tpLH 23.25ps ; tpHL 24.3ps

Entrada C:
Va=2.2V
Vb=0V
Vc=Clock
Vd=2.2V
Ve=0V
tpLH 31.2ps ; tpHL 30.3ps

Entrada B:
Va=2.2V
Vb=Clock
Vc=0V
Vd=2.2V
Ve=0V

Entrada D:
Va=2.2V
Vb=0V
Vc=0V
Vd =Clock
Ve=2.2V

tpLH 32.5ps ; tpHL 31.45ps

tpLH =23.7ps ; tpHL 22.9ps

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Entrada E:
Va=2.2V
Vb=0V
Vc=0V
Vd=2.2V
Ve=Clock
tpLH 24.8ps ; tpHL 22.9ps

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3 Layout da clula
Realizou-se o desenho do layout da clula tendo como base o template da biblioteca
ED018. Uma vez que existia rea disponvel no template, e com o objectivo de melhorar os
tempos de atraso, procedeu-se a alterao das larguras dos transstores, aumentando as
mesmas. Embora para alguns casos, o TpLH e o TpHL no estejam equilibrados, mantivemos os
tamanhos mximos dos transstores porque queramos que o pior caso no ultrapasse os 40pS,
uma vez que a nossa funo a implementar tem 10 transstores.

APmos= 2.70 m
BPmos= 2.70 m
CPmos= 2.70 m
DPmos= 2.70 m
EPmos= 2.70 m

ANmos= 1.60 m
BNmos= 1.60 m
CNmos= 1.60 m
DNmos= 1.60 m
ENmos= 1.60 m

Figura 2 layout1

Observamos que o layout acima no produzia tempos to baixos como espervamos.

Verificamos que a causa seria as capacidades parasitas nos ns provocados pelas grandes
reas de metal1 utilizado. Por isso retiramos o excesso, colocamos apenas o essencial e
verificamos uma reduo significativa das capacidades, e consequentemente uma melhoria
dos tempos. A prxima figura ilustra o segundo layout produzido.

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Figura 3 layout2

3.1 Simulao ps-layout

Aps exportar o ficheiro Spice resultante da layout, e efectuar as correces
necessrias (adicionando a capacidade Cload e alterando os parmetros dos transstores de
acordo com os que so dados no enunciado do trabalho).
Efetuaram-se as seguintes simulaes, para os casos mais desfavorveis.

3.1.1 Condio de simulao para o caso Fast:

VDD=2.20V
Temperatura=-55C
Clock: T=600ps com 50% duty cycle e tpLH = tpHL =1ps

Entrada A:
Va=Clock
Ve=0V
Vc=0V
Vb=2.2V
Vd=2.2V

Entrada B:
Va=2.2V
Vb=Clock
Vc=0V
Vd=2.2V
Ve=0V

Entrada C:
Va=2.2V
Vb=0V
Vc=Clock
Vd=2.2V
Ve=0V

tpLH 6.2ps ; tpHL 25.9ps

tpLH 21ps ; tpHL 30.2ps

tpLH 20.2ps ; tpHL 24.4ps

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Entrada D:
Va=2.2V
Vb=0V
Vc=0V
Vd =Clock
Ve=2.2V

Entrada E:
Va=2.2V
Vb=0V
Vc=0V
Vd=2.2V
Ve=Clock

tpLH 12.9ps ; tpHL 19.1ps

tpLH 16.15ps ; tpHL 19.1ps

3.1.2 Condio de simulao para o caso Tpico:

VDD=2.00V
Temperatura=27C
Clock: T=600ps com 50% duty cycle e tpLH = tpHL =1ps
Entrada A:
Va=Clock
Ve=0V
Vc=0V
Vb=2V
Vd=2V

Entrada C:
Va=2V
Vb=0V
Vc=Clock
Vd=2V
Ve=0V

Entrada E:
Va=2V
Vb=0V
Vc=0V
Vd=2V
Ve=Clock

tpLH 8ps ; tpHL 32.6ps

tpLH 31,5625ps ; tpHL 29.9ps

tpLH 24,65ps ; tpHL 25,1ps

Entrada B:
Va=2V
Vb=Clock
Vc=0V
Vd=2V
Ve=0V

Entrada D:
Va=2V
Vb=0V
Vc=0V
Vd =Clock
Ve=2V

tpLH 32.2ps ; tpHL 36,85ps

tpLH 20,35ps ; tpHL 25,05ps

3.1.3 Condio de simulao para o caso Slow:

VDD=1.8V
Temperatura=80C
Clock: T=600ps com 50% duty cycle e tpLH = tpHL =1ps
Entrada A:
Va=Clock
Ve=0V
Vc=0V
Vb=2V
Vd=2V

Entrada B:
Va=2V
Vb=Clock
Vc=0V
Vd=2V
Ve=0V

Entrada C:
Va=2V
Vb=0V
Vc=Clock
Vd=2V
Ve=0V

tpLH 15.3ps ; tpHL 45.05ps

tpLH 52.95ps ; tpHL 44.3ps

tpLH 52.28ps ; tpHL 34.35ps

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Entrada D:
Va=2V
Vb=0V
Vc=0V
Vd =Clock
Ve=2V

Entrada E:
Va=2V
Vb=0V
Vc=0V
Vd=2V
Ve=Clock

tpLH 34.7ps ; tpHL 28.7ps

tpLH 40.2ps ; tpHL 28.8ps

4 Produto potncia-atraso

A energia dissipada do nosso circuito mostrada na figura acima.

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Data sheet
Funo lgica:

A -> Out delay vs. Cload

3,00E-10
2,50E-10

Delay

2,00E-10
min_tpHL
1,50E-10

min_tpLH
typ_tpHL

1,00E-10

typ_tpLH
max_tpHL

5,00E-11

max_tpLH
0,00E+00
0

2E-14

4E-14

6E-14

8E-14

1E-13

1,2E

Cload

Parameter Value
Unit
Size
61.9
um2
Transistors
10
Cin_A
3,28 fF
Cin_B
3,29 fF
Cin_C
3,29 fF
Cin_D
3,29 fF
Cin_E
3,21 fF

Parameter

From

To

tpLH
tpHL
tpLH
tpHL

any
any
any
any

Y
Y
Y
Y

MIN
TYP
(FAST)
3,907E-11 2,327E-11
3,623E-11 2,99E-11
3,765E-11 2,42E-11
1,634E-11 1,18E-11

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MAX
(SLOW)
3,91E-11
3,62E-11
3,77E-11
1,63E-11

Unit
ps
ps
ps
ps

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A->Out
Cload
0
1,00E-14
2,00E-14
3,00E-14
4,00E-14
5,00E-14
6,00E-14
7,00E-14
8,00E-14
9,00E-14
1,00E-13

Fast
Typical
Slow
min_tpHL min_tpLH typ_tpHL typ_tpLH max_tpHL max_tpLH
2,03E-11 4,04E-12 2,59E-11 5,39E-12 3,46E-11 9,59E-12
3,74E-11 1,08E-11 4,66E-11 1,49E-11 6,33E-11 2,92E-11
5,26E-11 1,81E-11 6,54E-11 2,50E-11 8,78E-11 4,93E-11
6,75E-11 2,55E-11 8,39E-11 3,51E-11 1,12E-10 6,79E-11
8,22E-11 3,29E-11 1,02E-10 4,51E-11 1,35E-10 8,00E-11
9,69E-11 4,03E-11 1,20E-10 5,43E-11 1,59E-10 8,16E-11
1,12E-10 4,77E-11 1,39E-10 6,12E-11 1,82E-10 7,44E-11
1,26E-10 5,50E-11 1,57E-10 6,39E-11 2,05E-10 6,22E-11
1,41E-10 6,16E-11 1,75E-10 6,22E-11 2,27E-10 4,77E-11
1,55E-10 6,65E-11 1,93E-10 5,67E-11 2,49E-10 3,32E-11
1,70E-10 6,83E-11 2,10E-10 4,88E-11 2,71E-10 1,85E-11

Typical
(ps)
A-OUT
B-OUT
C-OUT
D-OUT
E-OUT
SLOW
(ps)
A-OUT
B-OUT
C-OUT
D-OUT
E-OUT

pr-layout
ps-layout
Tp_HL
Tp_LH
Tp_HL
Tp_LH
2,43E-11 2,33E-11 3,26E-11 8,00E-12
3,15E-11 3,25E-11 3,69E-11 3,22E-11
3,03E-11 3,12E-11 2,99E-11 3,12E-11
2,29E-11 2,37E-11 2,51E-11 2,04E-11
2,30E-11 2,84E-11 2,51E-11 2,47E-11

ps-layout
Tp_HL
Tp_LH
4,51E-11 1,53E-11
4,43E-11 5,30E-11
3,44E-11 5,23E-11
2,87E-11 3,47E-11
2,88E-11 4,02E-11

FAST
(ps)
A-OUT
B-OUT
C-OUT
D-OUT
E-OUT

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ps-layout
Tp_HL
Tp_LH
2,59E-11 6,20E-12
3,02E-11 2,10E-11
2,44E-11 2,02E-11
1,91E-11 1,29E-11
1,91E-11 1,62E-11

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