Aula 05

O inversor CMOS

Resumo da anlise esttica e dinmica

Resumindo as anlises anteriores podemos fazer uma srie de
observaes:

1. Com era de se esperar, os dois componentes de t
p
podem ser
idnticos selecionando-se de forma adequada as razes (W/L), ou
seja, igualando-se k
n
e k
p
, o que significa casar Q
N
e Q
P
.
2. Uma vez que t
p
proporcional a C, o projetista deve empenha-se
para reduzir o seu valor. Isso pode ser alcanado utilizando-se os
mnimos comprimentos de canal possveis e tambm
minimizando ao mximo os comprimentos das linhas de
interconexo e outras capacitncias parasitas. Desta forma, um
cuidadoso traado do layoutda pastilha pode resultar em uma
reduo substancial das capacitncias, inclusive no valor de C
db
, a
capacitncia dreno-corpo.
3. A utilizao de uma tecnologia de processamento com parmetros
de transcondutncia k elevados pode resultar em atraso na
propagao de sinais menores. No entanto, tenha em mente que,
para tais processos, C
ox
deve aumentar e, portanto, o valor de C se
eleva ao mesmo tempo.
4. A utilizao de valores maiores para (W/L) pode resultar na
reduo de t
p
. Entretanto, cuidados devem ser tomados em razo
do aumento na rea dos dispositivos, pois isso aumentar C e,
portanto, a reduo esperada em pode no se realizar. A reduo
de t
p
pelo aumento de (W/L) uma estratgia eficiente apenas
nas situaes em que C dominado por componentes no
diretamente relacionados ao tamanho do dispositivo que fornece
corrente (incluindo as interconexes).
5. Um valor maior de tenso de alimentao V
DD
resulta em menor
valor de t
p
. Entretanto, V
DD
determinada pela tecnologia de
processamento e, portanto, freqentemente no pode ser
modificada pelo projetista. Alm disso, tecnologias de
processamento modernas, em que os tamanhos dos dispositivos
so reduzidos, normalmente necessitam de menores valores de
V
DD
. A principal motivao para diminuio de V
DD
em circuitos
integrados foi a necessidade de conservar a dissipao de potencia
dinmica em nveis aceitveis, especialmente para pastilhas de
altssima integrao.


Dissipao de potencia dinmica

Como j mencionamos, a potncia dissipada em um inversor
CMOS dada pela equao (A5.1)


P
D
= f CV
2
DD
(A.5.1)


em que f a freqncia com que a porta est sendo chaveada. Da
equao acima, fcil concluir que minimizar C um meio efetivo de
reduzir a dissipao de potncia dinmica. Uma outra estratgia
utilizar menores tenses de alimentao.









Exemplo:

Considere um inversor CMOS fabricado a partir de um processo
de 0,25 m com C
ox
= 6 fF/m
2
,
n
C
ox
= 115 A/V
2
,
p
C
ox
= 30
A/V
2
, V
Tn
= - V
Tp
= 0,4 V e V
DD
= 2,5 V. A razo W/L de Q
N
0,375
m/0,25 m e a de Q
P
de 1,125 m/0,25 m. A capacitncia de
sobreposio porta-dreno especificada como 0,3 fF/ m de largura de
porta. Alm disso, os valores efetivos das capacitncias de dreno-corpo
so C
dbn
= 1 fF e C
dbp
= 1 fF. A capacitncia da linha de interconexo
conectada ao n de sada C
W
= 0,2 fF. Obtenha t
PHL
, t
PLH
e t
P
.



W g g db db gd gd
C C C C C C C C + + + + + + =
4 3 2 1 2 1
) ( 2 (A.5.2)

em que

C
gd1
= 0,3 x W
n
= 0,3 x 0,375 = 0,1125 fF
C
gd2
= 0,3 x W
p
= 0,3 x 1,125 = 0,3375 fF
C
db1
= C
db2
= 1 fF
C
g3
= 0,375 x 0,25 x 6 + 2 x 0,3 x 0,375 = 0,7875 fF
C
g4
= 1,125 x 0,25 x 6 + 2 x 0,3 x 1,125 = 2,3625 fF
C
w
= 0,2 fF

Portanto,

C = 6,25 fF

Para o clculo de t
PHL
usaremos a formula


( )
2
'
2
1
Tn DD
n
n
Tn
PHL
V V
L
W
k
CV
t

\
|
=
e


( )
2
'
2
1
Tp DD
p
p
Tp
PLH
V V
L
W
k
CV
t

\
|
=




Assim t
p
ser


( )
PLH PHL p
t t t + =
2
1
= 1/2 (23,3 +30,0) = 26,5 ps






















Portas Lgicas CMOS

Em circuitos combinacionais, a sada sempre funo nica e
exclusiva dos sinais de entrada em um dado instante. Portanto, esses
circuitos no tm memrias e no empregam realimentao, isto , as
sadas no dependem de algum valor de alguma tenso de sada em
instantes anteriores.

Estrutura bsica

Uma porta lgica CMOS ou um de forma mais geral, um circuito
lgico CMOS , por definio, uma extenso do inversor CMOS. O
inversor consiste se um transistor de comando ou abaixador (pull-
down) NMOS e um transistor de carga ou elevador (pull-up) PMOS,
ambos controlados de forma complementar por um tenso de entrada.

A figura A.5.1 mostra uma estrutura geral das portas lgicas
CMOS, que consistem basicamente de uma rede abaixadora (pull-down
network PDN), construda com transistores NMOS e a rede elevadora
(pull-up network PUN), construda de transistores PMOS. As duas
redes so controladas por meio das varireis de entrada.








Figura A.5.1 Representao de uma porta lgica de trs entradas.


Portanto, para uma porta de trs entradas representadas na figura
A.5.1, por exemplo, o bloco PDN conduzir para todas as combinaes
de nvel altos nas entradas que fazem a sada ficar em nvel baixo
(Y=0V). Simultaneamente, o bloco PUN estar cortado e no haver
corrente cc entre V
DD
e o terra. No entanto, todas as combinaes nas
entradas que levam a sada ao nvel alto (Y = V
DD
) fazem PUN
conduzir. Ao mesmo tempo, o bloco PDN estar cortado, e novamente
nenhuma corrente fluir entre V
DD
e o terra.



Cada um dos bloco PDN e PUN utiliza transistores em paralelo
para formar funo lgica OU e transistores em srie para formar
funo lgica E. A figura A.5.2 mostra exemplos de blocos PDN.







Figura A.5.2 Exemplos de blocos abaixadores PDN


Na figura A.5.2 a) vemos que se A ou B estiverem em alto Q
A
ou
Q
B
conduzir e a sada estar em baixo, o que pode ser expresso como


B A Y + =

ou, equivalentemente,

B A Y + =

Na figura A.5.2 b) vemos que se A e B estiverem em alto Q
A
e
Q
B
conduziro e a sada estar em baixo, o que pode ser expresso como


B A Y =

ou, equivalentemente,

B A Y =


E, finalmente, no bloco PDN na figura A.5.2 c) vemos que se A estiver
em alto ou B e C ento Q
A
ou Q
B
e Q
B
conduziro respectivamente e a
sada estar em baixo, o que pode ser expresso como

C B A Y + =


ou, equivalentemente,


C B A Y + =


Consideraremos, agora, os exemplos de rede PUN mostrados na
figura A.5.3.












Figura A.5.3 Exemplos de redes levantadoras PUN


Na figura A.5.3 a) o bloco PUN conduzir quando A ou B estiver
baixo, logo


B A Y + =

ou, equivalentemente,


B A Y =


Na figura A.5.3 b) a rede PUN conduzir e produzir uma sada
em nvel alto somente quando A e B estiverem ambos em nvel baixo,
assim


B A Y =
ou, equivalentemente,


B A Y + =


Finalmente, a rede PUN na figura A.5.3 c) conduzir e far com
que a sada fique em nvel lgico alto se A estiver em baixo ou se B e C
estiverem ambos em baixos, portanto



C B A Y + =

ou, equivalentemente,


C B A Y + =


Observando as figuras A.5.2 e A.5.3 podemos verificar para uma
mesma porta lgica em geral uma rede PDN utilizando transistores em
srie necessitar de uma rede PUN com transistores em paralelo e vice-
versa.


Antes de falarmos em porta lgicas completas introduziremos
smbolos alternativos de transistores MOS. A figura A.5.4 mostra os
smbolos usuais adotados e a direita os smbolos digitais
correspondentes. Observe que o smbolo para o transistor PMOS com
um crculo no terminal de porta indica que o sinal na porta tem que ser
de nvel baixo para fazer com que o transistor seja ativado. Portanto,
em termos da terminologia de circuitos lgicos, uma entrada ativa em
nvel baixo. Alm disso, os novos smbolos omitem a indicao de
fonte e dreno.




Figura A.5.4 Smbolos dos transistores a) NMOS e b) PMOS usuais e
alternativos.


A porta NOU de duas entradas


Seja a porta CMOS que realiza a funo lgica NOU (ou NOR)
de duas entradas


B A B A Y = + = (A.5.3)


Da seo anterior verificamos que Y ficar em nvel baixo quando
A ou B for alto. Portanto, a rede PDN consistir de dois transistores em
paralelo com A e B como entradas (figura A.5.2 a)).

Para a rede PUN, verificamos, a partir da segunda expresso na
equao (A.5.3), que a sada ficar em nvel lgico alto quando A e B
estiverem ambos em nvel baixo. Assim, a rede PUN consistir em dois
transistores PMOS de srie, tendo A e B como entrada (Figura A.5.3 b))

Para formar a porta NOU CMOS conectamos as duas redes em
srie, como mostrada na figura A.5.5.

Para um nmero maior de entrada adicionamos mais transistores
em ambas as redes respeitando-se o tipo de conexo (srie ou paralelo).






Figura A.5.5 Porta NOU CMOS de duas entradas
A porta NE de duas entradas

A funo NE (ou NAND) de duas entradas descrita pela
seguinte equao booleana



B A AB Y + = =
(A.5.4)


Para construir a rede PDN, consideramos a combinao de
entrada que fazem a sada (Y) ficar em nvel lgico baixo: h apenas
uma combinao, especificamente, A e B em nvel alto. Portanto, a rede
PDN ser dois transistores NMOS conectados em srie (figura A.5.2
b)).

Para construir a rede PUN, consideramos as combinaes das
entradas que fazem a sada (Y) ficar em nvel lgica alto. Estas so
encontradas pelas segunda expresso na equao (A.5.4), ou seja,
quando A baixo ou B baixo. Desse modo, a rede PUN consistir em
dois transistores PMOS em paralelo com entradas A e B (figura A.5.3
a). Conectando-se as redes em srie chega-se porta NE CMOS
mostrada na figura A.5.6.

Como na porta NOU portas adicionais podem ser acrescentadas
facilmente. A cada entrada adicional um transistor NMOS deve ser
conectado em srie com Q
NA
e Q
NB
e um PMOS em paralelo com Q
PA
e
Q
PB
.










Figura A.5.6 Porta NE CMOS de duas entradas



Uma porta mais complexa

Considere agora a seguinte funo lgica booleana mais complexa


( ) D C B A Y + = (A.5.5)


A equao acima equivalente a

( ) CD B A Y + = (A.5.6)

Note da equao acima que, Y ficar em nvel lgico baixo
quando A for baixo e simultaneamente B alto ou C e D ambos alto, o
que fornece diretamente a rede PDN, como mostra a figura A.5.7.



Figura A.5.7 Rede PDN para ( ) CD B A Y + =

Para se obter a rede PUN, precisamos expressar Y em termos de
variveis complementares. Podemos fazer isso por meio da aplicao
do teorema de DeMorgan, como segue:


( ) D C B A Y + =
( ) D C B A + + =
( ) D C B A + =
( ) D C B A + + = (A.5.7)


Portanto, Y ficar em nvel alto para A baixo ou B baixo e C ou D
ambos baixos. O circuito CMOS completo mostrado na figura A.5.7





Figura A.5.7 Realizao da funo da porta CMOS completa.




Obteno da rede PUN a partir da rede PDN

Dos circuitos com portas CMOS estudadas at o momento,
observa-se facilmente que as redes PDN e PUN so duas redes duais,
onde ramos em srie existem em uma e ramos correspondentes em
paralelo, na outra. Portanto, podemos obter uma rede a partir da outra,
um processo que mais simples do que construir cada um
separadamente a partir da expresso booleana que descreve a funo
lgica. Por exemplo, no circuito da figura A.5.7 achamos relativamente
simples obter a rede PDN porque j temos a sada em termos da
entrada. No entanto, para obter a rede PUN, temos de manipular a
expresso booleana a fim de expressar Y como funo das variveis de
entrada negadas, que a forma conveniente para construir redes PUN.
Alternativamente, podemos, em vez disso, utilizar a propriedade de
dualidade para obter a rede PUN a partir da rede PDN. deixado como
exerccio para o aluno analisar este circuito e convence-se de que isso
um fato.

Devemos, no entanto, mencionar que h situaes em que no
fcil obter uma rede a partir da outra utilizando a propriedade da
dualidade ou mesmo por meio da manipulao da expresso booleana.
Para tais situaes necessrio recorrer a um processo mais elaborado
de sntese, que est fora do escopo deste curso.


A funo OU-Exclusivo

Uma funo bastante presente nos projetos lgicos a funo
OU-Exclusivo,


B A B A Y + = (A.5.8)

Podemos observar que a sada no somente funo das variveis
negadas. Portanto, haver necessidade de portas inversoras adicionais.

A rede PUN pode ser obtida diretamente da equao (A.5.8) e
mostrada na figura A.5.8. Observe que o ramo da esquerda implementa
o primeiro termo da equao, ao passo que o ramo da direita realiza o
segundo termo.


Figura A.5.8 Realizao da rede PUN de uma porta Or-Exclusivo.


Para construir a rede PDN, basta obter a rede dual da rede PUN na
figura A.5.8. De forma alternativamente, podemos desenvolver uma
expresso para Y e utiliz-la na sntese de PDN. O teorema de
DeMorgan pode ser aplicado a equao (A.5.8) obtendo-se



B A B A Y + = (A.5.9)


A rede PDN est mostrada na figura A.5.9, onde temos a
implementao da funo lgica OR-Exclusivo.




Figura A.5.9 Realizao de uma porta OR-Exclusivo


Note que o OR-Exclusivo necessita de 12 transistores para sua
implementao, o que resulta em um circuito relativamente complexo.
Mas adiante mostraremos que com a utilizao de uma outra tcnica de
projeto possvel implementar esta porta de forma mais simples.


Resumo do mtodo de sntese

1. A rede PDN pode ser, na maioria das vezes,
diretamente construda a partir da expresso de Y
como funo das variveis de entrada no negadas.
Caso contrrio, sero necessrios inversores adicionais.

2. A rede PUN pode, na maioria dos casos, ser construda
a partir da expresso de Y como funo das variveis
de entrada negadas e ento aplicar as entradas no
complementadas nas portas dos transistores PMOS. Se
ocorrem variveis de entrada no negadas na
expresso, sero necessrios inversores adiconais.

3. A rede PDN pode ser obtida atravs da rede PUN
utilizando a propriedade da dualidade.















Dimensionamento dos transistores

Antes de analisarmos qualquer exemplo, estudaremos com
detalhes a capacidade de fornecer corrente de uma rede de transistores
MOS. Em outras palavras, precisamos encontrar a razo W/L
equivalente de uma rede de transistores. Para isso, consideraremos os
transistores em paralelo ou em srie e determinaremos as razes W/L
equivalentes.

A obteno da razo equivalente est baseada no fato de que a
resistncia de um MOSFET inversamente proporcional a W/L. Assim,
se determinado nmero de transistores, tendo razoes (W/L)
1
, (W/L)
2
,
(W/L)
3
... etc. estiver conectado em srie, a resistncia equivalente da
associao em srie ser obtida somando-se as resistncias individuais
como segue:

( ) ( ) ( )
(
(

=
(
(

+ + = + + =
eq
DS DS srie
L
W
cons
L
W
L
W
cons r r R
1
..
1 1
..
2 1
2 1
(A.5.10)


resultando na seguinte expresso para (W/L)
eq
para transistores em
srie:


( )
( ) ( )
...
1 1
1
2 1
+ +
=
L
W
L
W
L
W
eq
(A.5.11)



De maneira anloga, podemos mostrar que a associao em
paralelo de transistores com razes W/L de (W/L)
1
, (W/L)
2
, (W/L)
3
...
resulta em um(W/L)
eq
de


( ) ( ) ( ) ( ) ...
3 2 1
+ + + =
L
W
L
W
L
W
L
W
eq
(A.5.12)


Para simplicidade nos esquemas, vamos considerar (W/L)
n
=n e
(W/L)
p
= p.

As anlises das capacidades dos transistores devem ser sempre a
de pior caso, ou seja, as redes PDN e PUN carregam e descarregam o
capacitor de carga com pelo menos a eficincia de um inversor bsico.





















Exerccio:

1) Anlised o circuito NOU de quatro entradas mostrado na
figura abaixo.










2) Anlise do circuito NE de quatro entradas mostrado na figura
abaixo. Porque as porta NE so mais preferidas que as portas
NOU?















3) Obtenha as razoes W/L para o circuito lgico mostrado na
figura abaixo. Suponha que, para o inversor bsico, temos n= 1,5 e p =
5 e que o comprimento mnimo de canal seja 0,25 m.