Definindo o Problema

O problema proposto consiste em analisar e definir o comportamento dos transistores MOS integrados, assim tendo condies de desenvolver projetos e fabricao na tecnologia CMOS. O caminho que o grupo decidiu seguir para a soluo do problema, teve como base os sete tpicos sugeridos pelo lder do time de desenvolvimento descrito no problema, os tpicos so : Definir as equaes de tenso threshold e o efeito de corpo. Deduzir as equaes de corrente de dreno dos dispositivos pMOS nas trs regies de operao e modific-las para incluir o efeito de modulao de comprimento de canal. Definir e equacionar a inverso fraca(subthreshold) Determinar oque latch-up e como evit-lo. Explicar a construo de um transistor MOS do tipo P. Definir o layout de um transistor e como o layout de um transistor MOS em tecnologia CMOS. Para responder os tpicos que foram sugeridos, o grupo utilizou os conhecimentos adquiridos nas disciplinas base anteriores(eletrnica analgica 1 e 2), as bibliografias base da na matria de circuitos integrados analgicos e tambm foram procuradas referencias auxiliares pela internet. As bibliografias utilizadas esto descritas ao final do relatrio. Durante a realizao da soluo do problema, o grupo enfrentou dificuldades com a diviso de tarefas, pois durante a semana houveram mudanas na equipe, a entrada da Grasiele Costa e a desistncia do curso pelo redator inicial , Gustavo Franzolin.Com essas mudanas a realizao dos encontros foram realizados pela internet atravs de redes sociais e chats online.

Comportamento dos Transistores MOS

Tenso threshold e o Efeito de corpo

O metal-oxide-semiconductor field-effect MOSFET - largamente usado na tecnologia de fabricao de circuitos integrados. Se comparado com transistores TBJ os MOSFETs so menores e tambm operam em menor potncia. A estrutura fsica de um transistor MOSFET descrita na Figura 1. O presente texto foca a descrio de transistores do tipo PMOS. Como visualizado na Figura 1, o dispositivo possui quatro terminais. S source, G gate, D drain e B bulk. Os terminais S e D so conectados em regies fortemente dopadas do tipo p. O terminal G isolado por uma lmina de pequena expessura de dioxido de silcio. O terminal B conectado ao corpo do transistor que formado por um substrato do tipo n.

Figura 1 Estrutura fsica. O MOSFET um dispositivo controlado por tenso. Uma tenso aplicada entre os terminais G e S e outra aplicada entre os terminais D e S, respectivamente VGS e VDS controlam o fluxo de corrente no dispositivo. Detalhes sobre como ocorre o efeito de formao do canal e conduo de corrente sero detalhados ao longo do texto. Primeiro fenmeno que deve ser observado para entendimento do comportamento de um MOSFET a capacitncia induzida quando aplicada uma tenso VGB < 0. Isso ocorre devido ao terminal G ser isolado do substrato por uma lmina de SiO2. Essa capacitncia determinada atravs da relao [1].

[1]

0x a permissividade do dioxido de silicio. t0x a expessura do isolante. Figura 2 Aplicando VGB.

Existe uma tenso mnima necessria para a formao do canal na regio do substrato, denominada tenso de threshold. A camada induzida chamada de camada de inverso, pois quando aplicada uma tenso VG < Vt , a regio induzida pelo campo eltrico passa possuir eltrons como portadores majoritrios ao contrrio do substrato que possui lacunas como portadores majoritrios. Como consequncia desse efeito de inverso, um canal condutivo passa a interconectar os terminais D e S permitindo a passagem de corrente eltrica. A distribuio de cargas ao longo da estrutura do dispositivo obviamente influencia na distriuio do campo e tambm da distribuio de tenso. Pela Fig. 3 (a) observa-se que a distriuio de tenso e a distruio do campo depende apenas da carga NA distribuida na regio de depleo. Pela seguinte definio:

[2]

A distribuio de tenso definida como a integrao de [2].

[3]

Figura 3 (a) Estrutura MOS, (b) distribuio de carga, (c) distrio do campo e (d) distribuio de tenso FONTE : K. Hoffman System Integration: From transistor design to large scale integrated Circuits, J. Wiley and Sons, 2005

Analisando a tenso na superfcie do semicondutor, isto , nos limites de integrao x = 0. Encontramos a relao entre queda de tenso ao longo da regio de depleo e sua largura.

Usando a equao [5] consegue-se determinar a carga por rea na regio de depleo. [5]

[4]

[6] A Figura 4 permite visualizar como isso ocorre de fato.

Agora a utilizando-se a lei de Gauss que permite obter a quantidade de carga Q envolvida dentra da camada de inverso.

[7] De acordo com a Fig. 3 o deslocamento eltrico pode ser expressado em funo de 0x. Conforme a sequncia a seguir.

Figura 4 Carga envolvida na regio de depleo FONTE : K. Hoffman System Integration: From transistor design to large scale integrated Circuits, J. Wiley and Sons, 2005

[8]

Atravs do diagrama de distribuio de tenso da Fig. 3 observa-se que existe uma relao entre VGB, VFB, 0x e S. A relao descrita pela equao [9]. [9] Substituindo-se 0x em conclui-se que o deslocamento eltrico tambm definido da seguinte forma: [10] Agora substituindo as equaes [6] e [10] em [7] resultando na definio da concetrao de carga por rea na camada de inverso como:

[11] O fator [12]

chamado de parmetro de efeito de corpo e est diretamente relacionado com a tenso de threshold. Quando o material semicondutor encontra-se fora do estado de equilbrio, a tenso da superfcie do material obtida da seguinte maneira: [13] Assim a concentrao de carga na camada de inverso conhecida atravz da Figura 5.

[14] Pela Fig. 5 pode-se verificar que tenso VT um valor particular de VGS onde concentrao de cargas na camada de inverso zero. Dessa forma a equao da tenso de threshold foi definida. A tenso de threshold um dos parmetros importantes de anlise, pois ela caracteriza se o transistor est em corte ou ligado. Ainda para caracterizar VT suficientemente definimos VTon quando a tenso VSB igual a zero. [15] Subistituindo a equao [15] em [14] deduzimo VT Figura 5 Carga na camada de inverso em corretamente como: funo de VGS. FONTE : K. Hoffman System Integration: From transistor design to large scale [16] integrated Circuits, J. Wiley and Sons, 2005

Equaes de Corrente de Dreno e Modulao de Comprimento de Canal.

A princpio temos que fazer algumas declaraes, como assumirmos vgs < Vt entre a fonte e a porte para que haja a induo no canal e que uma tenso vds esteja aplicada entre a fonte e o dreno. Para a operao na regio de trodo devemos ter um canal continuo o que sugere vgd < Vt, ou ento, vds > vgs Vt, tambm as caractersticas fsicas do MOSFET (Cox). Considerando a poro infinitesimal da porta em uma posio x em relao fonte temos uma capacitncia de CoxW dx. Para achar a carga armazenada no mesmo, multiplicamos a capacitncia pela tenso efetiva entre a porta e o canal na posio x, no qual a tenso efetiva a que gera a induo no canal no ponto x. Com isso temos vgs v(x) Vt, no qual v(x) a tenso no canal no ponto x. A carga eletrnica dq nessa poro infinitesimal do canal no ponto x dada por:

[17]

Onde dq uma carga negativa. A tenso vds produz um campo eltrico ao longo do canal, no sentido negativo de x. No ponto x, temos: E(x) = - dv(x)/dx que se desloca em uma velocidade dx/dt

[18]

Na equao anterior temos que n a mobilidade do eltron no canal. A corrente de deriva resultante pode ser obtida por I = dq/dt = (dq/dx) x (dx/dt) Substituindo [17] e [18], temos:

[19]

A corrente estava sendo considerada apenas no ponto x, porm deve ser constante em todo o canal, no caso a corrente deve ser igual corrente fonte-dreno, representada por: Id = -i = n Cox W[vGS v(x) Vt] (dv(x)/dx) = Integrando ambos os lados temos: Id/dx = n Cox W[vGS v(x) Vt] dv(x)

[20]

Tendo assim a equao de id-vds na regio de trodo. J no comeo da regio de saturao temos, substituindo vds = vGS Vt:

[21]

Na saturao o id no se altera para dado vgs a medida que vds varia. Para pMOS, temos a tenso de Limiar Vt negativa, portanto para ativ-lo necessrio uma tenso mais negativa. Para termos uma operao em trodo precisamos ter vds (vgs Vt) [4.29], onde existe um canal continuo, ou seja, a tenso do dreno deve ser mais alta que a tenso da porta em pelo menos o modulo de Vt.

[22]

Em que vgs, Vt e vds so tenses negativas e kp dado por

[23]

Quando temos vds (vgs Vt) o canal se encontra estrangulado, apresentando a tenso de dreno menor que a tenso da porta mais o mdulo de Vt. Para o channel-length modulation (quando h o estrangulamento do canal), temos:

[24]

Supondo que DeltaL/L << 1. Agora, supondo que Delta L = vds, em que um parmetro de processo com dimenses de m,/V, obteremos.

[25]

Onde usualmente /L indicado por . Em que um parmetro tecnolgico de processo com dimenso V^(-1), e que em um dado processo, inversamente proporcional ao comprimento do canal. Em funo de , temos:

[26]

Inverso fraca (sub-threshold)

A regio de sub-threshold esta localizada antes do VTo, como mostrado na figura abaixo:

Figura6:Localizando a regio de sub-thresgold no grfico IxV(t).

Os Transistores MOS configurados para operar no modo de inverso fraca(subthreshold), permitem operaes em ultrabaixa tenso e potencia, tendo correntes de polarizao de nanoampere e tenso de alimentao menor que 1 volt.

Figura7:Demonstrando a reta caracterstica obtida pela equao para Inverso fraca

Um transistor MOS de canal longo operando em inverso fraca , tem sua corrente de dreno(Ids) baseada na corrente de difuso do canal e dada pela equao[27]:

[27] Sendo que: Is T n k q = Corrente caracterstica = Temperatura absoluta = Correspondente ao fator de inclinao da curva em inverso fraca = Constante Boltzmann = Carga do eltron ou da lacuna O fator de inclinao n pode ser obtido atravs da aproximao da razo entre a capacitncia da regio de depleo e a capacitncia intrnseca do oxido, assim temos que:

[28]

Latch-up
A estrutura de um inversor CMOS tem um tiristor embutido, formada pela associao em srie das regies p-n-p-n, como mostrado na Figura 8a. Este pode ser analisado como dois transistores bipolares, como mostrado na Figura 8b.

Figura 8: Desenho da estrutura CMOS com indicao da formatao dos transistores bipolares parasitrios e efeito latch up e modelo equivalente ao transistor embutido.

Normalmente as junes esto reversamente polarizadas e os transistores cortados, mas existem varias causas que momentaneamente podem polarizar diretamente uma das junes de base emissor dos transistores. Nessa situao e com o produto dos betas dos transistores maior que um, ter uma formao de um caminho de baixa impedncia entre a fonte (Vdd) e a terra. Nessas condies, ocasiona um mal funcionamento do circuito, podendo levar a um aquecimento excessivo e danificar o componente. Atravs de correntes esprias nas ilhas ou das regies resistivas de substrato, que ocorre a polarizao direta das junes base-emissor dos transistores. As origens dessas correntes que disparam o Latchup podem acontecer por: Corrente de fugada juno ilha-substrato. Corrente de fuga das junes de dreno. Corrente de carga ou descarregamento da capacitncia da juno ilha-substrato produzido por transitrio da alimentao VDD. Corrente induzida por radiao Corrente de substrato gerado por ionizao por impacto por portadores quentes nos transistores MOS Corrente por transistores MOS de campo parasitrios nas bordas das ilhas.

Para minimizar e evitar o disparo do latch-up devemos, primeiramente, minimizar as resistncias parasitarias, que podem ser vistas na imagem x, entre o contato do substrato ou da ilha e o "emissor", tambm devemos reduzir o ganho dos transistores bipolares parasitrios. Esses cuidados devem ser tomados durante a projeo da estrutura fsica do CMOS e no seu processo de fabricao.

Layout de um Transistor MOS

Ambos nMOS e pMOS possuem caractersticas semelhantes, como suas estruturas de Gate, source e drain. Suas diferenas so nos substratos e nas regies dopadas. No caso do NMOS, temos um substrato tipo p com regies dopadas n. No PMOS podemos ter duas opes: termos um substrato tipo p, com um poo n que, por sua vez, dopado com p. A outra opo termos apenas um substrato do tipo n com regies dopadas p. A primeira mais utilizada quando se quer colocar ambos em conjunto (como visto na figura).

O layout de um MOS descreve camadas e geometrias no substrato de silicone para implementar funes. Nele h restries de espaamento entre vias que variam dependendo do material e da estrutura. H tambm uma necessidade de um bom posicionamento das vias para otimizao de espao, reduo de defeitos, para que satisfaam requerimentos de energia. Eles possuem contatos e vias para realizar as conexes, cada um feito de um material.

Referncias
SEDRA, Adel, SMITH, Kenneth, Microeletrnica, 5a Ed., Editora Pearson, 2010.

HOFFMANN, Kurt, System Integration From Transistor Design to LSICs, Wiley, 2004.

SWART,

JACOBUS;

Integrao

de

Processos:

CMOS

em

Si

http://www.ccs.unicamp.br/cursos/fee107/download/cap08.pdf Acessado 16 de agosto 2013.

COTRIM, EVANDRO; Um Amplificador de Transcondutncia CMOS em Ultra Baixa-Tenso e Ultra Baixa-Potncia Para Aplicaes Gm-C em Baixa Frequncia. Disponvel em

http://juno.unifei.edu.br/bim/0038236.pdf Acessado em 16 de agosto 2013.

UNIVERSIDADE FEDERAL DE ITAJUB - UNIFEI

EQUIPE - 5 Arthur Farias - Lder Grasiele Costa - Redator Vinicius Csar - Porta-voz Pedro Vincius - Membro

COMPORTAMENTO DOS TRANSISTORES DE EFEITO DE CAMPO METAL-XIDO-SEMICONDUTOR

ITABIRA 2013