Universidade Federal do Rio Grande do Norte Instituto Metrpole Digital Bacharelado em Tecnologia da Informao

Manoel Messias de Barros Junior

Projeto 3 Simulao de portas lgicas utilizando a linguagem de descrio VHDL

Natal RN 2013

Manoel Messias de Barros Junior Matrcula: 2013017410

Projeto 3 Simulao de portas lgicas utilizando a linguagem de descrio VHDL

Terceiro trabalho prtico da disciplina Laboratrio de Circuitos pertencente ao Instituto Metrpole Digital da Universidade Federal do Rio Grande do Norte Sob orientao do Prof Ernano Arrais Jnior

Natal RN 2013

Objetivos

Este trabalho objetiva avaliar atravs de simulao a linguagem de descrio de hardware VHDL, a resposta e sadas de um circuito composto por um conjunto de portas lgicas. Tem como finalidade tambm estudar os resultados da simulao

Introduo

Em meados da dcada de 1980 havia uma grande dificuldade em documentar o comportamento dos circuitos que compunham os equipamentos eletrnicos vendidos as Foras Armadas Americanas . Foi justamente nessa poca que surgiu a linguagem VHDL ou "VHSIC Hardware Description Language" (Linguagem de descrio de hardware VHSIC "Very High Speed Integrated Circuits"), sob comando do Departamento de Defesa daquele pas. Desde ento a linguagem VHDL prestou-se adequadamente a atender diversos propsitos como tarefas de descrio,sntese, simulao e teste de projetos eletrnicos.

Elaborao do Projeto 3

Na atividade em questo tratamos de programar o seguinte sistema apresentando os cdigos VHDL e os resultados de simulao. Tivemos de descrever o sistema em trs modelos de construo, sendo eles o modelo de fluxo de dados, o modelo estrutural e o modelo comportamental.

Trata-se de um comparador de 4 bits. Ele verifica se dois nmeros de 4 bits so iguais. Se sim, S=1. Seguem os cdigos (ignorar os comentrios, servem como modo de inventariar os cdigos): Descrio em fluxo de dados

-- Projeto 3 da disciplina Laboratrio de Circuitos Lgicos 2013.2 -- by Manoel Messias de Barros Junior -- Comparador4Bits em Modelo de descrio em Fluxo de dados (dataflow) library IEEE; use IEEE.std_logic_1164.all; entity comparador4Bits is port(a0,b0,a1,b1,a2,b2,a3,b3 : in bit; s: out bit); end comparador4Bits; architecture compara of comparador4Bits is begin s <= (a0 xnor b0) and (a1 xnor b1) and (a2 xnor b2) and (a3 xnor b3); end compara; Descrio estrutural -- Projeto 3 da disciplina Laboratrio de Circuitos Lgicos 2013.2 -- by Manoel Messias de Barros Junior -- Comparador de 4 bits em Modelo de descrio Estrutural library IEEE; use IEEE.std_logic_1164.all; use ieee.std_logic_1164.all; entity comparador4BitsB is port(e0,f0,e1,f1,e2,f2,e3,f3: in bit;

saida: out bit); end comparador4BitsB; architecture arq of comparador4BitsB is component xnor_group port(a0,b0,a1,b1,a2,b2,a3,b3: in bit; w1,w2,w3,w4 : out bit); end component; component and_4bits port(d1,d2,d3,d4: in bit; s: out bit); end component; signal x1,x2,x3,x4 : bit; begin c1: xnor_group port map (a0<=e0,b0<=f0,a1<=e1,b1<=f1,a2<=e2,b2<=f2,a3<=e3,b3<=f3,w1=>x1 ,w2=>x2,w3=>x3,w4=>x4); c2: and_4bits port map (x1=>d1,x2=>d2,x3=>d3,x4=>d4,s=>saida); end arq; Onde: -- Projeto 3 da disciplina Laboratrio de Circuitos Lgicos 2013.2 -- by Manoel Messias de Barros Junior -- Comparador de 4 bits em Modelo de descrio Estrutural -- ENTIDADE PORTA 'AND' DE QUATRO BITs library IEEE; use IEEE.std_logic_1164.all; entity and_4bits is port( d1,d2,d3,d4: in bit; s: out bit); end and_4bits; architecture arch of and_4bits is begin s <= d1 and d2 and d3 and d4; end arch; E: -- Projeto 3 da disciplina Laboratrio de Circuitos Lgicos 2013.2 -- by Manoel Messias de Barros Junior -- Comparador de 4 bits em Modelo de descrio Estrutural

-- ENTIDADE GRUPO DE XNOR library IEEE; use IEEE.std_logic_1164.all; entity xnor_group is port( a0,b0,a1,b1,a2,b2,a3,b3 : in bit; w1,w2,w3,w4 : out bit); end xnor_group; architecture arch of xnor_group is begin w1<= a0 xnor b0; w2<= a1 xnor b1; w3<= a2 xnor b2; w4<= a3 xnor b3; end arch; Descrio Comportamental -- Projeto 3 da disciplina Laboratrio de Circuitos Lgicos 2013.2 -- by Manoel Messias de Barros Junior -- Comparador4Bits em Modelo de descrio Comportamental library IEEE; use IEEE.std_logic_1164.all; entity comparador4BitsC is port(n1,n2 : in bit_vector(3 downto 0); s: out bit); end comparador4BitsC; architecture compara of comparador4BitsC is begin process (n1,n2) begin if n1 = n2 then s <= '0'; else s <= '1'; end if; end process; end compara;

Segue os resultados da simulao dos cdigos:

Pequena tabela verdade resultado da simulao do circuito: a3a2a1a0 1111 1111 0111 0111 0011 ... 0000 0001 0010 0100 b3b2b1b0 1111 0111 0111 0011 0011 ... 0000 0001 0010 0100 S 1 0 1 0 1 ... 1 1 1 1

Concluso e resultados Avaliando a tabela verdade resultado da simulao dos projetos em VHDL percebemos que a sada S coincide para os valores que atribumos as entradas. Isso quer dizer que, ao inserirmos dois nmeros de 4 bits no comparador, a sada ser verdadeiro se e somente se estas duas entradas forem exatamente iguais. So quatro portas lgicas conhecidas como XNOR somadas com um AND simples de 4 entradas. A porta XNOR corresponde a porta OR, com entrada barrada (sempre ser 1 para portas com entrada barrada, 1 AND 0) e sada invertida NOT.

Referncias

PEDRONI, Volnei A. Eletrnica digital moderna e VHDL. Rio de Janeiro: Elsevier, c2010. 619 VAHID, Frank. Sistemas digitais: projeto, otimizao e HDLS. Rio Grande do Sul: Artmed Bookman, 2008. 558 Linguagem VHDL, Disponvel em http://pt.wikipedia.org/wiki/Vhdl - Acesso em 26/08/2013

Normas de Elaborao de Trabalhos acadmicos ABNT NBR14724 Disponvel em: http://www.senacrs.com.br/spi/pdf/Manual_NBR_14724_2011_vers%C3%A3o_2012. pdf - A