Heiner

1
HEINER GROVER ALARCÓN CUBAS
Projeto de um Modulador Sigma-Delta de

Baixo Consumo para Sinais de Áudio
Dissertação apresentada : Escola

de Engenharia de São Carlos da
Universidade de São Paulo como
pre-requisito para a obtenção do Tı́tulo
de Mestre em Ciências. Programa de
Engenharia Elétrica.
Área de concentração:
Telecomunicações
Orientador:
Prof. Dr. João Navarro Soares Junior
São Carlos
2013
1
Trata-se da versão corrigida da dissertação. A versão original se encontra disponı́vel na EESC/USP
que aloja o Programa de Pós-Graduação de Engenharia Elétrica.
AUTORIZO A REPRODUÇÃO TOTAL OU PARCIAL DESTE TRABALHO,
POR QUALQUER MEIO CONVENCIONAL OU ELETRÔNICO, PARA FINS
DE ESTUDO E PESQUISA, DESDE QUE CITADA A FONTE.
ALARCÓN CUBAS, HEINER GROVER

A321 / Heiner Grover Alarcón Cubas; orientador João
Navarro Soares. São Carlos, 2013.
Dissertação (Mestrado) - Programa de Pós-Graduação em

Engenharia Elétrica e Área de Concentração em Telecomunicações
– Escola de Engenharia de São Carlos da Universidade de São Paulo,
2013.
1. Microeletrônica. 2. Moduladores Sigma-Delta. 3. Baixo Consumo

de Potência. 4. Metodologia gm/ID. I. Tı́tulo.
Dedico esta dissertação aos meus pães:
Mercedes Cubas Estela e Leoncio Alarcon Alejandria, que com seu esforço e
dedicação me motivaram para dar o melhor de mim em todos meus
empreendimentos.
Agradecimentos
Aos meus pais, porque sempre se preocuparam pela minha educação e combateram
incansáveis jornadas para eu consegui-la.
A minha irmã, Cyndi Alarcon Cubas, pela dedicação com que enfrenta seus objetivos,
que é a minha inspiração.
A Adriana Barboza Stelet por estar sempre ao meu lado nestes anos de mestrado
oferecendo seu sincero e desintereçado apoio e comprensão.
Ao Prof. Dr. João Navarro Soares Junior pela oportunidade de ser seu orientando e
por todo o aprendizado que consegui no Mestrado.
A todos meus familiares por seu constante apoio.
A Julio Saldaña e Carlos Silva, que me incentivaram a realizar minha pesquisa na área
de Microeletrônica.
Aos Doctores Hugo Puertas e Fernando Chavez pelas suas recomendações para o
ingresso na USP.
Aos amigos do Grupo de Microeletrônica (GuE), Mario Raffo, Erick Raygada, Hector
Villacorta, Raul Paucar, Jorge Tonfat, Jorge Benavides, Joel Muños, Manuel Monge,
Roddy Romero, Jorge De La Cruz e Oscar Robles, com quem compartilho a paixão
pela Microeletrônica e os grandes desafios.
Aos meus colegas e ex colegas do LSItec, Hugo Hernandez, Jefferson Soldera, Ar-
mando Ayala, Jorge Oliveros, Juan Jose Carrilo e Wilmar Carvajal pela ajuda no de-
senvolvimento da minha pesquisa.
Ao LSItec pelas licenças semanais, durante meu primeiro ano de pesquisa e pela
flexibilidade nos horários que ajudaram no desenvolvimento de minha pesquisa.
Aos novos amigos que conheci no Brasil.
Ao Peru por ser minha pátria e ao Brasil por ter me acolhido.

Resumo
ALARCON C. H. G. Projeto de um Modulador Sigma-Delta de Baixo Consumo

para Sinais de Áudio. 2013. 139 p. Tese (Mestrado) - Escola de Engenharia de São
Carlos, Universidade de São Paulo, São Carlos, 2013.
Este trabalho descreve o projeto de um modulador Analógico-Digital (A/D) Sigma-Delta

de 16 bits (98dB de SNR) de baixo consumo em tecnologia CMOS para a aquisição
de sinais de áudio. Para projetar o modulador foi utilizada a metodologia top − down,
a qual consiste em projetar desde o nı́vel de sistema até os blocos básicos em nı́vel
de transistores. O sistema foi analizado e projetado utilizando equações e modelos
comportamentais para obter as especificações de cada bloco do modulador. Conside-
rando um baixo consumo de potência foi escolhida a topologı́a CIFF (do inglês Chain
of Integrator with F eedF orward) de terceira ordem e quatro bits implementado com
capacitores chaveados. O modulador projetado é composto por três integradores cha-
veados, um somador analógico, um weigthed DAC e um quantizador de quatro bits. A
técnica de Chopper é incluida no modulador para diminuir o ruı́do F licker na entrada
do modulador. Os blocos de maior consumo dentro do modulador são as OTAs. Por
esta razão eles são projetados utilizando a metodologia gm/ID reduzindo assim o con-
sumo de potência. O projeto foi realizado na tecnologia IBM 0, 18µm sendo utilizado
o simulador spectre do Cadence. O modulador Sigma-Delta atinge um SNR de 98dB
para uma banda de 20kHz e um consumo de potência de 2,4mW para uma fonte de
alimentação de 1,8V.
Palavras-chave: Modulador Sigma-Delta, Metodologia top − down, Baixo consumo,
Metodologia gm/ID .
Abstract
ALARCON C. H. G. Low Power Audio Sigma Delta modulator design . 2013.

139 p. Tese (Mestrado) - Escola de Engenharia de São Carlos, Universidade de São
Paulo, São Carlos, 2013.
This work describes the design of a 16 bits low power Sigma-Delta modulator (98dB
SNR) in a CMOS technology for the acquisition of audio signals. To design the modu-
lator it was used the top-down methodology, which consists on the design from system
level to the transistor-level basic blocks. The system was analyzed and designed using
behavioral models and equations to obtain the specifications of each block of the mo-
dulator. Considering a low power consumption it was chosen a third-order four bits
CIFF topology(Chain Integrator with feedforward) implemented with switched capaci-
tors. The modulator is composed by three integrators, one analog adder, one weigthed
DAC and one four bit quantizer. The Chopper technique is included in the modulator
to reduce the Flicker noise at the input of the modulator. The blocks of higher con-
sumption within the modulator are the OTAs. Hence, they was designed using the
methodology gm/ID to reduce power consumption. It was designed on the 0.18µm
IBM technology and using the Cadence Spectre simulator. The Sigma-Delta modula-
tor achieves a SNR of 98dB for a bandwidth of 20kHz and a power consumption of
2.4mW with a 1.8V power supply.
Keywords: Sigma-Delta Modulators, T op − Down Methodology, Low Power, gm/ID
Methodology.
Sumário
1 Introdução 3
1.1 Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.2 Metodologia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2 Modulador A/D Sigma-Delta 7
2.1 Ruı́do de Quantização . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 Conversão com Sobre-amostragem . . . . . . . . . . . . . . . . . . . . 8
2.3 Formatação do Ruı́do . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.4 Estabilidade de moduladores Sigma-Delta de ordens maiores que dois 12
2.4.1 Modulador Binário . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.4.2 Moduladores Multi-bit . . . . . . . . . . . . . . . . . . . . . . . . 13
2.5 Especificações dos moduladores Sigma-Delta . . . . . . . . . . . . . . 14
2.5.1 Razão Sinal Ruı́do (SN R) . . . . . . . . . . . . . . . . . . . . . . 15
2.5.2 Razão Sinal Ruı́do e Distorção (SNDR) . . . . . . . . . . . . . . 16
2.5.3 Faixa Dinâmica (DR) . . . . . . . . . . . . . . . . . . . . . . . . 16
2.5.4 Número Efetivo de bits (ENOB) . . . . . . . . . . . . . . . . . . . 16
2.5.5 Figura de Mérito (F oM ) . . . . . . . . . . . . . . . . . . . . . . . 17
2.6 Técnicas de Baixo Consumo de Potência nos moduladores Sigma-Delta 17
2.6.1 Técnica de otimização do número de nı́veis de quantização . . . 17
2.6.2 Técnicas de redução do número de OTAs . . . . . . . . . . . . . 20
2.7 Técnica de Intercalação no Tempo (IT) . . . . . . . . . . . . . . . . . . . 23

3 Sistema e Arquitetura 25
3.1 Escolha da Técnica de Baixo Consumo de Potência . . . . . . . . . . . 25
3.2 Arquiteturas dos moduladores Sigma-Delta . . . . . . . . . . . . . . . . 27
3.3 Implementação do modulador Sigma-Delta com blocos analógicos . . . 29
3.3.1 Capacitores Chaveados . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.2 Integrador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.3.3 Somador Analógico . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.3.4 Técnica de Chopper . . . . . . . . . . . . . . . . . . . . . . . . . 40
3.3.5 Quantizador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.3.6 Conversor D/A de quatro bits . . . . . . . . . . . . . . . . . . . . 44
3.3.7 Modulador Sigma-Delta . . . . . . . . . . . . . . . . . . . . . . . 45
4 Especificações do Modulador Sigma-Delta 47
4.1 Tensões de Referência . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4.2 Orçamento de Ruı́do do Modulador Sigma-Delta . . . . . . . . . . . . . 49
4.3 Modelamento matemático do modulador Sigma-Delta CIF F de Terceira

Ordem e 4 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.4 Ganho DC Finito dos OTAs . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.5 Slew Rate e Largura de Banda dos OTAs . . . . . . . . . . . . . . . . . 56
4.6 Ruı́do do Modulador Sigma-Delta . . . . . . . . . . . . . . . . . . . . . . 60
4.7 Especificações do Quantizador . . . . . . . . . . . . . . . . . . . . . . . 62
4.7.1 Of f set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
4.7.2 Erro de Ganho . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
4.7.3 DNL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
4.7.4 INL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5 Projeto Analógico dos blocos básicos do Modulador Sigma-Delta e Resul-

tados 65
5.1 Arquitetura do OTA dos integradores e do somador analógico . . . . . . 66
5.1.1 Realimentação de Modo Comum (CMFB) . . . . . . . . . . . . . 68
5.1.2 Projeto do OTA Miller . . . . . . . . . . . . . . . . . . . . . . . . 70
5.2 Projeto das Chaves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
5.3 Projeto do Comparador do Quantizador . . . . . . . . . . . . . . . . . . 80
5.3.1 Projeto do OTA do Comparador . . . . . . . . . . . . . . . . . . . 82
5.4 Simulações e Resultados . . . . . . . . . . . . . . . . . . . . . . . . . 85
5.4.1 Simulações e Resultados dos OTA dos integradores e do somador 85
5.4.2 Simulações e Resultados do OTA do comparador . . . . . . . . 92
5.4.3 Simulações do Comparador . . . . . . . . . . . . . . . . . . . . 95
5.4.4 Simulações do Quantizador . . . . . . . . . . . . . . . . . . . . . 97
5.4.5 Simulações e Resultados do OTA 1 com Chopper . . . . . . . . 99
5.4.6 Simulações e Resultados do Modulador Sigma-Delta . . . . . . 100
6 Conclusões e Trabalhos Futuros 107
6.1 Conclusões . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
6.2 Trabalhos Futuros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Apêndice A -- Análise de Ruı́do do Modulador Sigma-Delta 115
Apêndice B -- Côdigo em Matlab para projetar e obter as especificações do

SDM 123
Apêndice C -- Modelos em VerilogA dos blocos analógicos e digitais 127
Apêndice D -- Esquemáticos dos blocos analógicos e digitais 133

Lista de Figuras
1.1 Taxa de Amostragem e Resolução das Principais Topologias de Con-

versores Analógicos-Digitais . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2 Diagrama de blocos de um conversor A/D Sigma-Delta . . . . . . . . . 5
1.3 Fluxo de Projeto utilizando a metodologia top-down . . . . . . . . . . . . 6
2.1 Quantizador e seu modelo linear [1] . . . . . . . . . . . . . . . . . . . . 7
2.2 Espectro de frequência em cada estágio de um conversor Sigma-Delta [2] 9
2.3 Modelo linear completo do modulador Sigma-Delta adicionando ruı́do

de quantização [1] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.4 Estrutura de um modulador Sigma-Delta de ordem maior . . . . . . . . 12
2.5 Definições das especificações para moduladores Sigma-Delta. PIN é a

potência do sinal de entrada [3] . . . . . . . . . . . . . . . . . . . . . . 15
2.6 Potência Total Normalizada vs número de comparadores para L = 2 [4] 19
2.7 Diagrama de blocos de um modulador com quantização Multi-bit utili-

zando DEM [2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.8 Esquemático de um Modulador de segunda ordem utilizando a técnica

de tempo compartilhado [4] . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.9 a) Diagrama de Blocos de um Modulador de ordem n em cascata b)

Diagrama de blocos equivalente com um único f eedback [5] . . . . . . . 22
2.10 Forma equivalente de HT [5] . . . . . . . . . . . . . . . . . . . . . . . . 22
2.11 Arquitetura de Intercalação no tempo utilizando três Caminhos [2] . . . 23
3.1 Consumo de Potência das técnicas de tempo compartilhado e

otimização do número de OTAs . . . . . . . . . . . . . . . . . . . . . . . 26
3.2 Modelo Linear simplificado de um modelo modulador Sigma-Delta . . . 27
3.3 Modelo Linear completo do modulador Sigma-Delta CIFB . . . . . . . . 27

3.4 Modelo linear Completo de um modulador Sigma-Delta CIF F com
f eedback local de terceira ordem . . . . . . . . . . . . . . . . . . . . . . 28
3.5 Equivalente resistivo utilizando capacitores chaveados . . . . . . . . . . 30
3.6 Implementação das chaves analógicas . . . . . . . . . . . . . . . . . . . 31
3.7 Circuito para obter sinais de Clock complementares . . . . . . . . . . . 32
3.8 Injeção de carga quando o transistor desliga . . . . . . . . . . . . . . . 32
3.9 Circuito de Amostragem . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.10 a) Integrador Contı́nuo; b) Integrador com capacitores chaveados; c)

Fases dos sinais Φ1 e Φ2 . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.11 a) Diagrama de um integrador insensı́vel à capacitâncias parasitas; b)

Fase de carga do integrador; c)Fase de integração . . . . . . . . . . . 36
3.12 Fases do Integrador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.13 Integrador totalmente diferencial Implementado com chaves comple-

mentares . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.14 Amplificador Chaveado de Reset Capacitivo . . . . . . . . . . . . . . . . 39
3.15 a)Fase de Carga do Somador/Amplificador b)Fase de Amplificação do

Somador/Amplificador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.16 Somador Diferencial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3.17 Diagrama de Blocos da Técnica de Chopper . . . . . . . . . . . . . . . . 41
3.18 Estrutura do modulador de Chopper . . . . . . . . . . . . . . . . . . . . 41
3.19 Esquemático do quantizador de quatro bits . . . . . . . . . . . . . . . . 42
3.20 Esquemático do Conversor D/A . . . . . . . . . . . . . . . . . . . . . . . 44
3.21 Estrutura Diferencial do modulador Sigma-Delta de terceira ordem Multi-bit 46
4.1 Esquemático em Simulink do Modulador Sigma-Delta . . . . . . . . . . 47
4.2 Tensões nos nós de entrada do modulador comparado com as tensões

de referência VREF H e VREF L . . . . . . . . . . . . . . . . . . . . . . . . 48
4.3 Composição das fontes da potência de ruı́do . . . . . . . . . . . . . . . 50
4.4 Relação entre |N T F (z)| e o SQNR . . . . . . . . . . . . . . . . . . . . . 51

4.5 Espectro de Frequência na saı́da do modulador para um tom de
3, 64kHz na entrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.6 Resposta em Frequência de N T F (z) e ST F (z) teóricos . . . . . . . . . 53
4.7 Equivalente diferencial do integrador . . . . . . . . . . . . . . . . . . . . 54
4.8 Deslocamento dos zeros de NTF(z) em função do ganho Finito . . . . . 55
4.9 Variação do SQNR com o Ganho DC . . . . . . . . . . . . . . . . . . . 56
4.10 Domı́nio do Slew Rate e da Largura de Banda dos OTAs . . . . . . . . . 56
4.11 Saı́das Single-Ended dos estágios do modulador Sigma-Delta em

Simulink . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.12 SQNR versus frequência para diferentes valores de Slew Rate . . . . . 59
4.13 Relação entre o Ruı́do RMS do primeiro estágio e a capacitância de

carga na entrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.14 Relação entre o Ruı́do RMS do OTA do segundo estágio referido à saı́da
e o ruı́do RMS do OTA do segundo estágio referido à sua entrada . . . 62
5.1 gm/ID vs VGS para cada transistor nas três regiões de inversão para
|V T HP | = 420mV e |V T HN | = 355mV . . . . . . . . . . . . . . . . . . 65
5.2 gm/Id vs ID /(W/L) dos transistores tipo-P e tipo-N . . . . . . . . . . . 66
5.3 Estrutura Diferencial do OTA Miller . . . . . . . . . . . . . . . . . . . . . 67
5.4 Circuito de Realimentação de Modo Comum . . . . . . . . . . . . . . . 68
5.5 Circuito de Realimentação de Modo Comum implementado com Capa-

citores Chaveados (SC-CMFB) . . . . . . . . . . . . . . . . . . . . . . . 69
5.6 Sensor de Modo Comum com capacitores chaveados de carga simétrica 70
5.7 Fontes de Offset do OTA diferencial . . . . . . . . . . . . . . . . . . . . 70
5.8 Obtenção do limite de ID1 do OTA 1 em função do gm1 /ID1 . . . . . . . 75
5.9 Relação entre ID7 e gm7 /ID7 para as quatro OTAs . . . . . . . . . . . . 76
5.10 Portas de Transmissão e sua resposta para um degrau . . . . . . . . . 79
5.11 Topologia de um comparador chaveado com cancelamento de offset . . 81
5.12 Fases do comparador chaveado com técnica de cancelamento de offset 81

5.13 Esquemático do Comparador . . . . . . . . . . . . . . . . . . . . . . . . 82
5.14 Modelo em pequeno sinal do Comparador Completamente Diferencial . 83
5.15 Circuito de simulação de estabilidade para os OTA dos integradores e o

somador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
5.16 Resposta em Frequência dos OTA do integrador e do somador . . . . . 87
5.17 PSD da análise de ruı́do dos OTA dos integradores . . . . . . . . . . . . 88
5.18 Circuito de simulação de Slew Rate dos OTA de integração e do OTA do

somador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
5.19 SR dos OTA dos integradores e do somador . . . . . . . . . . . . . . . 89
5.20 Distribuição da Tensão de Of f set referida à saı́da dos OTA 1, OTA 2,

OTA 3 e OTA 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
5.21 Circuito de simulação STB do OTA do comparador . . . . . . . . . . . . 92
5.22 Resposta em Frequência do OTA do comparador em laço fechado . . . 92
5.23 Circuito de simulação AC do OTA do comparador . . . . . . . . . . . . . 93
5.24 Resposta em Frequência do OTA do comparador em laço aberto . . . . 93
5.25 Circuito de Simulação da tensão de offset referida na entrada do OTA

do comparador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
5.26 Distribuição da Tensão de Of f set na entrada do OTA do comparador . 94
5.27 Circuito de Simulação de Of f set do Comparador . . . . . . . . . . . . . 95
5.28 Distribuição da tensão de of f set na saı́da do comparador . . . . . . . . 96
5.29 Principais sinais do comparador chaveado . . . . . . . . . . . . . . . . . 96
5.30 Circuito de Simulação do Quantizador . . . . . . . . . . . . . . . . . . . 97
5.31 Curvas de transferência do quantizador . . . . . . . . . . . . . . . . . . 97
5.32 INL e DNL do quantizador no caso tı́pico . . . . . . . . . . . . . . . . . 98
5.33 Distribuição dos parâmetros de medição do quantizador . . . . . . . . . 98
5.34 Circuito de Simulação do OTA1 com Chopper . . . . . . . . . . . . . . . 99
5.35 Resultados do Ruı́do referido à entrada do OTA 1 com chopper . . . . . 100

5.36 Circuito de Simulação do modulador Sigma-Delta para obter o PSD
equivalente referido à entrada . . . . . . . . . . . . . . . . . . . . . . . . 102
5.37 PSD do Modulador Sigma-Delta em tensão e em dB . . . . . . . . . . 103
5.38 Ruı́do gerado do PSD . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
5.39 Circuito de Simulação de Ruı́do do Modulador Sigma-Delta . . . . . . . 104
5.40 Espectro em Frequência da saı́da do modulador Sigma-Delta . . . . . . 104
5.41 Consumo de corrente do modulador Sigma-Delta . . . . . . . . . . . . . 105
A.1 Modelo linear do modulador Sigma-Delta com fontes de ruı́do . . . . . . 115
A.2 a) Circuito equivalente para a fase de carga do integrador, b) Modelo em

pequeno sinal do estágio de carga do capacitor de entrada, c) Modelo
em pequeno sinal do estágio de carga do capacitor de saı́da do integrador116
A.3 a)Circuito equivalente para a fase de integração do integrador; b)Modelo

em pequeno sinal na fase de integração do integrador de entrada . . . 117
A.4 Densidade Espectral de Potência Referida à Entrada através do método

gráfico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
D.1 Esquemático da OTA 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
D.5 Esquemático do CMFB . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
D.6 Esquemático da Quantizador . . . . . . . . . . . . . . . . . . . . . . . . 138

Lista de Tabelas
2.1 Estado da Arte dos Moduladores Sigma-Delta Multi-bit . . . . . . . . . 20
2.2 Estado da Arte dos Moduladores Sigma-Delta com redução do número

de OTA´s . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.3 Estado da arte dos conversores com técnica de intercalação no Tempo 24
3.1 Vantagens e Desvantagens das implementações SC e CT . . . . . . . 30
3.2 Código Termométrico e Binário na saı́da do conversor . . . . . . . . . . 43
4.1 Comparação de Faixas de Entrada . . . . . . . . . . . . . . . . . . . . . 48
4.2 Distribuição de Ruı́do RM S . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.3 Coeficientes do modulador Sigma-Delta de arquitetura CIFF . . . . . . 52
4.4 Máxima diferença de amplitudes, SR e excursão de saı́da diferencial

nos OTA’s dos integradores e do somador . . . . . . . . . . . . . . . . . 59
4.5 fT dos OTAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.6 Especificações de Ruı́do . . . . . . . . . . . . . . . . . . . . . . . . . . 62
5.1 Regiões de Inversão recomendadas dos transistores do OTA Miller . . . 73
5.2 Dados obtidos no projeto dos OTA . . . . . . . . . . . . . . . . . . . . . 77
5.3 Dimensões dos transistores dos OTA 1, 2, 3 e 4 . . . . . . . . . . . . . 77
5.4 Resistores e capacitâncias dos OTA 1, 2, 3 e 4 . . . . . . . . . . . . . . 78
5.5 Dimensões dos transistores das chaves do OTA . . . . . . . . . . . . . 80
5.6 Dados obtidos no projeto do OTA do comparador . . . . . . . . . . . . . 85
5.7 Dimensões dos transistores do OTA dos comparadores . . . . . . . . . 85
5.8 Resultados das Simulações do OTA 1 . . . . . . . . . . . . . . . . . . . 90

5.12 Resultados das Simulações do OTA do comparador . . . . . . . . . . . 95
5.13 Resultados das simulações do quantizador . . . . . . . . . . . . . . . . 99
5.14 Resultados das simulações do Modulador Sigma-Delta . . . . . . . . . 105
A.1 Fontes de Ruı́do do modulador Sigma-Delta de Terceira Ordem em Vn1

e Vn2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
A.2 Fontes de Ruı́do do modulador Sigma-Delta de Terceira Ordem em Vn3

e Vn4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Lista de sı́mbolos
A/D Analógico-Digital
α Erros de casamento e ganho finito
Ao Ganho DC
AO,C Ganho DC do OTA do comparador
βf fator de f eedback
β Razão entre o OSR final e o OSR0
βN Constante de Corrente do transistor MOS tipo-N
βP Constante de Corrente do transistor MOS tipo-P
∆βP (N ) Variação do parâmetro βP (N )
CS Capacitância de amostragem
CC Capacitância de Compensação
Ccomp Capacitância do comparador chaveado
Cf Capacitância de f eedback
CGD Capacitância porta-dreno
CGS Capacitância porta-fonte
CH Capacitância de carga
Ci Capacitor número i
Ci Capacitância de integração
CK Sinal de Clock
CL Capacitância de carga na saı́da
ai , b i , c i Coeficientes do modulador Sigma-Delta
Cox Capacitância de óxido do transistor
CP n Capacitância parasita número n
CT Tempo Continuo
Cui Capacitor unitário do OTA i
D/A Digital-Analógico
Li Função de Transferência do ruı́do no filtro de Laço
L0 Função de Transferência do sinal no filtro de Laço
∆ Diferença entre dois nı́veis de quantização
Se (f ) Densidade espectral do ruı́do de quantização
∆I Variação da corrente
DNL Dif f erential N on − Linearity Error
DR Faixa Dinâmica
∆r(k) Largura do passo analógico para o código k
∆V Erro de Tensão
∆Veq Variação de tensão devido à Injeção de carga
∆Vmis Variação das tensões de referências devido ao descasamento dos resistores
∆VREF Tensão diferencial de referência
e(n) Ruı́do de quantização discreto
eDAC não-linearidade RMS do DAC
eext Ruı́do RMS externo
Eganho Erro de ganho do quantizador
EN OB Número Efetivo de bits
Eof f Erro de Of f set do quantizador
eq Ruı́do RMS de quantização
erro Erro requerido no tempo de setup
etot Ruı́do RMS total
et,f,k Ruı́do RMS térmico, Flicker e KT/C
f Frequência
f−3dB,C Frequência de corte do OTA do Comparador
fB Frequência do sinal de entrada
fS Frequência de amostragem
fc Frequência normalizada do zero maior
fQ (x) Função de densidade de probabilidade do ruı́do de quantização
F.E. Feedback Equivalente
IT Intercalação no Tempo
Hd (f ) Função de transferência no domı́nio da frequência do filtro passa-baixa
fN Frequência máxima no intervalo de Nyquist
FO M Figura de Mérito de Potência em conversores A/D
fT Produto unitário de ganho-frequência da OTA
fT,C Frequência de ganho unitário do OTA do comparador
ftest Frequência de teste de um modulador Sigma-Delta
kc Ganho do quantizador
gm1 Transcondutância do par diferencial
GN D Terra do Sistema
Hi (z) Função de transferência de um estágio i no domı́nio Z
hn (n) Função inversa de N T Z(z)
HOT A,i (f ) Função de transferência do OTA i
HT (z) Função de transferência equivalente de L estágios no domı́nio Z
IAB Corrente através de uma chave MOS
ID Corrente de Dreno
IDi Corrente de dreno do transistor i
ID /(W/L) Corrente Normalizada
INL Integral N on − Linearity Error
J/conv Joules/conversão
k Contante de Boltzman:1,3806503x10−23 m2 Kgs−2 K −1
kT Feedback equivalente de um modulador Sigma-Delta
ki Feedback do estágio i de um modulador Sigma-Delta
l Atraso em número de perı́odos do sinal de Clock
L Ordem de um modulador Sigma-Delta
LN Comprimento do transistor tipo-N
LP Comprimento do transistor tipo-P
LSB do Inglês Less Signif icant Bit
m1 (t) Sinal de modulação de Chopper
m2 (t) Sinal de demodulação de Chopper
MF Margem de Fase
n Número de bits do quantizador
NADC Número de comparadores do ADC
NiO Potência de ruı́do referida à saı́da da fonte i
nq Índice da tensão de referência no quantizador
nT Número de Perı́odos
Ntest O número de amostras de um perı́odo de ftest
N T F (z) Função de transferência do ruı́do de quantização
H(z) Função de transferência do integrador
m3 , m2 , m1 , m0 Coeficientes do numerador de STF(z)
OSR Razão de Sobre-Amostragem
OSR0 OSR inicial para um modulador de ordem L e um bit de quantização
p Número de atrasos num modulador Sigma-Delta
Pamp Potência de um amp-op
Pamp0 Potência para um OSR0
PcompO Potência de cada comparador
Pef r Potência do ruı́do de quantização com formatação do ruı́do
Φ1 , Φ2 Fases dos circuitos chaveados
Φ1d , Φ2d Fases atrasadas dos circuitos chaveados
φC1 , φC2 Fases do modulador Chopper
φC1d , φC2d Fases atrasadas do modulador de Chopper
Pn,ktc Potência do ruı́do KT /C na banda base
Pn Potência do Ruı́do dos Blocos analógicos
Pesa Potência do Ruı́do de Quantização do Conversor com sobre-amostragem
Pe Potência do ruı́do de quantização
PS Potência do Sinal de entrada
P SD Densidade espectral do ruı́do
Ptot Potência total do conversor A/D
∆ Diferença entre dois nı́veis de quantização
q Número de nı́veis de quantização
Qch Carga do canal do transistor
CK Sinal de Clock complementário
QCi Carga do capacitor número i
RC Resistência de Compensação
RDS,eq Resistência RDS equivalente da porta de transmissão
RDS,N Resistência dreno-fonte do transistor tipo-N
RDS,P Resistência dreno-fonte do transistor tipo-P
RON Resistência associada nas chaves
RS Resistência da chave fechada em séries com a resistência da fonte
VN (rms) Tensão RMS do ruı́do de quantização
Si Chave número i
SC Capacitor Chaveado
σ Desvio Padrão
SN DR Razão Sinal Ruı́do e Distorção
SN R Razão Sinal a Ruı́do
SQN R Razão Sinal-Ruı́do de quantização
SR Slew Rate
ST F (z) Função de transferência do sinal de entrada
N T Fio (z) Função de transferência de cada fonte de ruı́do referido à saı́da
Svi,R PSD para a fonte de ruı́do kT/C
T Temperatura
t0 Tempo inicial
τ Constante de Integração
τA Pólo produzido pelo ruı́do do OTA
τR Pólo produzido pelo ruı́do das chaves
fC Frequência de modulação de Chopper
TC Perı́odo de modulação de Chopper
T.C. Tempo Compartilhado
Td Perı́odo do sinal de CLK
E(z) Transformada Z do ruı́do de quantização do modulador Sigma-Delta
TS Inversa de fS
tslew Tempo de Slew
tstb Tempo de setup
ttotal Tempo total de Simulação
U (z) Transformada Z do sinal de entrada do modulador Sigma-Delta
V (z) Transformada Z do sinal de saı́da do modulador Sigma-Delta
u(n) Entrada do modulador em tempo discreto
µN Mobilidade do transistor tipo-N
µP Mobilidade do transistor tipo-P
V0 Tensão inicial
V0...1 A tensão de transição entre o código 00..00 e 0...01
V1...1 A tensão de transição entre o código 01..11 e 1...11
2
vn,Rs Densidade Espectral de Potência de uma resistência RS
Vbias Tensão de Polarização do CMFB
VC Tensão de modo comum
COV Capacitância de overlap porta-dreno e porta-fonte
VCK Tensão do Sinal de Clock
VCM F B Tensão de CMFB
VDD Tensão de alimentação
VDS Tensão de dreno-forte
VF S Tensão de F ull-Scale
VF S,RM S Tensão F ull-Scale RMS
VGS Tensão porta-fonte do transistor
Vin Tensão de entrada
Vin,M AX Máxima tensão de entrada
Vin,max,RM S Máxima tensão de entrada RMS
V in− Sinal de entrada no pino negativo
V in+ Sinal de entrada no pino positivo
v(n) Saı́da do modulador Sigma-Delta em tempo discreto
Vn,A Tensão RMS do ruı́do dos OTAs
Vni Fonte de ruı́do do estágio i
Vn,R Tensão RMS do ruı́do térmico das chaves
Vof f Tensão de Of f set
Vof f,Comp Tensão de Offset do Comparador
VOi Tensão de of f set da fonte i
VO− Tensão de saı́da negativa do OTA totalmente diferencial
VO+ Tensão de saı́da positiva do OTA totalmente diferencial
Vout Tensão de saı́da
VREF H Tensão de referência superior
VREF L Tensão de referência inferior
VT HN Tensão limiar do transistor tipo-N
VT HP Tensão limiar do transistor tipo-P
∆VT HP (N ) Variação da tensão limiar do transistor do tipo-P e tipo-N
VXi (n) Tensão amostrada no perı́odo n do OTA i
w frequência em rad/s
w−3dB,C Frequência de corte do OTA do Comparador em rad/s
weq Frequência do pólo que modela os pólos de frequências altas
WN Largura do transistor tipo-N
WP Largura do transistor tipo-P
VP Tensão de fonte do transistor M1 dos OTA
wpi Frequência do i-ésimo pólo dominante
wt Frequência unitária de laço aberto
wta Produto de Ganho por frequência unitária em rad/s
wT,C Frequência de ganho unitário do OTA do comparador em rad/s
wxi Frequência do i-ésimo zero dominante
wz,RC Frequência do zero produzido por RC
Vik Ponto de transição entre dois códigos sucessivos, k − 1 e k
Xk Ponto de transição entre dois códigos sucessivos, k − 1 e k
y(n) Entrada do quantizador em tempo discreto
3
1 Introdução
A redução da largura de canal nas tecnologias CMOS tem feito com que o projeto
de circuitos digitais tenha se desenvolvido mais rápido que o projeto de circuitos
analógicos. As maiores vantagens do uso das tecnologias de menores dimensões
para os circuitos digitais são a redução de consumo de potência, o aumento de ve-
locidade e a diminuição da área, portanto menor custo. Por outro lado os circuitos
analógicos sofrem efeitos de canal curto, dificuldade no casamento de parâmetros,
pequena excursão de entrada e saı́da, etc. Em razão do que foi dito, projetistas tem
como estratégia passar o maior número de blocos do domı́nio analógico ao domı́nio
digital. Como os sinais obtidos da natureza são analógicos o uso de conversores A/D
é indispensável para ter o maior número de blocos no domı́nio digital [6].
Os conversores A/D podem ser classificados pela taxa de amostragem como con-
versores com taxa de amostragem de Nyquist e conversores com taxa de sobre-
amostragem. Os conversores com taxa de amostragem de Nyquist convertem o si-
nal de entrada utilizando taxas de amostragem próximas à frequência de Nyquist do
sinal de entrada (entre 3 e 20 vezes a frequência de Nyquist) sendo utilizados geral-
mente para converter sinais à altas frequências. Para este tipo de conversor existem
as topologias f lash, de Interpolação, f olded, pipelined, Sub-Faixa, etc. Por outro lado,
os conversores com taxa de sobre-amostragem tem taxas muito mais elevadas que a
frequência de Nyquist (entre 20 e 512 vezes) e aumentam a Razão Sinal Ruı́do (SN R)
filtrando o ruı́do fora da banda do sinal através de um filtro digital na saı́da. Também
utilizam a técnica de formatação de ruı́do (do inglês, noise shaping) para enviar uma
parte do ruı́do de quantização para fora da banda do sinal de entrada [1].
A figura 1.1 mostra as diferentes topologias dos conversores A/D e as regiões onde
atuam com a resolução e a taxa de amostragem. Neste trabalho desejamos ope-
rar com sinais de áudio, os quais operam na banda de 20 kHz e precisam de uma
resolução de conversão de 16 bits, como mı́nimo, para se ter uma ótima qualidade de
som. A partir da figura 1.1 pode-se verificar que a topologia de conversor que melhor
4 1 Introdução
se adéqua às caracterı́sticas dos sinais de áudio é a topologia Sigma-Delta.
Figura 1.1: Taxa de Amostragem e Resolução das Principais Topologias de

Conversores Analógicos-Digitais
Atualmente conversores Sigma-Delta são amplamente utilizados em sistemas de

áudio comerciais, tais como telefones móveis, dispositivos de áudio de alta qualidade,
sistemas auditivos, etc. [7], muitos dos quais são portáveis. Para estes sistemas
portáveis a principal preocupação é ter uma boa duração do tempo da bateria. Por-
tanto, baixo consumo é também importante no projeto de conversores Sigma-Delta.
O conversor A/D Sigma-Delta, cujo diagrama de blocos é mostrado na figura 1.2,

é composto de uma parte analógica (modulador Sigma-Delta, com um integrador-
amostrador, um quantizador e um conversor D/A) e uma parte digital (filtro decimador
passa-baixa). Na parte analógica o sinal é amostrado e filtrado pelo integrador de or-
dem L (ordem do modulador), o qual é um filtro passa-baixa de ordem L, e digitalizado
pelo quantizador, um conversor A/D de n bits. O quantizador adiciona ruı́do ao sis-
tema, que é formatado utilizando um f eedback negativo. Como a saı́da do modulador
é digital, o f eedback é feito utilizando um conversor Digital-Analógico (D/A). A parte
digital filtra o ruı́do de quantização desde fB , banda de frequência do sinal de entrada,
até fs /2, frequência de amostragem dividida por dois. Isto faz com que o ruı́do de
quantização seja reduzido pelo fator fs /(2fB ), sendo este fator conhecido como OSR
(Oversampling Ratio do inglês Razão de Sobre-Amostragem). Finalmente, para re-
1.1 Objetivos 5
duzir a potência nos blocos conectados à saı́da do conversor A/D, a frequência de

amostragem é reduzida até a frequência de N yquist pelo bloco decimador [2].
Figura 1.2: Diagrama de blocos de um conversor A/D Sigma-Delta
O modulador Sigma-Delta é encarregado de reduzir o ruı́do de quantização do conver-

sor e é o bloco que domina o consumo de potência do conversor Sigma-Delta. É por
isto que neste documento será desenvolvido o projeto de um modulador Sigma-Delta
orientado ao baixo consumo de potência.
1.1 Objetivos
O objetivo geral do presente trabalho é o projeto de um modulador A/D Sigma-Delta na

tecnologia CMOS IBM 0,18 µm com uma Razão Sinal Ruı́do (SN R) de 98 dB, baixo
consumo de potência para aplicações de sinais de áudio (20 Hz-20 KHz). Os objetivos
especı́ficos são os seguintes:
• Adquirir conhecimento das diferentes arquiteturas de moduladores A/D Sigma-

Delta de baixo Consumo.
• Definir a arquitetura a ser utilizada.
• Definir uma metodologia de projeto para moduladores Sigma-Delta de baixo con-

sumo.
• Definir uma metodologia para projetar blocos básicos de baixo consumo.

6 1 Introdução
1.2 Metodologia
Para este projeto será utilizada a metodologia de projeto top-down, a qual consiste em
ir do nı́vel mais elevado de abstração até o nı́vel mais baixo. Considerando o projeto de
circuitos integrados, isto implica em ir desde o modelamento do sistema até o projeto
de baixo nı́vel. O diagrama de fluxo de projeto utilizando a metodologia top-down é
mostrada na figura 1.3.
Figura 1.3: Fluxo de Projeto utilizando a metodologia top-down
Para realizar este trabalho, no capı́tulo 2 será feito o estudo da teoria dos moduladores
Sigma-Delta assim como o estudo das principais técnicas de baixo consumo. No
capı́tulo 3 será definida a arquitetura do sistema e de seus componentes. No capı́tulo
4 serão definidas as especificações dos blocos principais da arquitetura. No capı́tulo
5 será realizado o projetos dos blocos básicos do modulador Sigma-Delta e serão
apresentados os resultados das simulações no Cadence − Spectre [8]. Finalmente no
capı́tulo 6 serão apresentadas as Conclusões e Trabalhos Futuros.
7
2 Modulador A/D Sigma-Delta
Como foi mencionado na introdução, o modulador Sigma-Delta reduz o ruı́do de

quantização dentro da banda do sinal no conversor A/D. Para isto utiliza as técnicas de
formatação de ruı́do e sobre-amostragem. Estas técnicas trazem compromissos com
a estabilidade e a resolução do conversor. Para entender melhor o funcionamento e
os compromissos de um modulador Sigma-Delta, a seguir serão detalhados os con-
ceitos de ruı́do de quantização, de conversão com sobre-amostragem, de formatação
do ruı́do, e de estabilidade, as especificações de um modulador Sigma-Delta e as
técnicas de baixo consumo dos moduladores Sigma-Delta.
2.1 Ruı́do de Quantização
O ruı́do de quantização, e(n), é o erro na quantização de um conversor A/D. Este

ruı́do pode ser modelado como um sinal aditivo ao sinal de entrada do quantizador,
como pode ser visto na figura 2.1. Quando o sinal de entrada y(n) varia rapidamente
ou quando o número de bits é muito grande, e(n) pode ser aproximado por um sinal
aleatório uniformemente distribuı́do entre ±∆/2, onde ∆ é a diferença entre dois nı́veis
de quantização adjacentes. Considerando e(n) uniformemente distribuido, sua função
de densidade de probabilidade, fQ (x), será igual a 1/∆ [1].
Figura 2.1: Quantizador e seu modelo linear [1]
O valor RMS (do inglês, Root M ean Square) ao quadrado do ruı́do de quantização,
8 2 Modulador A/D Sigma-Delta
VN2 (rms) , é dado pela equação 2.1.
Z∆/2
∆2
VN2 (rms) = x2 fQ (x)dx = (2.1)
12
−∆/2
Considerando e(n) com espectro aproximadamente constante e banda de fS /2, o

VN2 (rms) pode ser expresso em função da densidade espectral de frequência, Se (f ),
como é mostrado na equação 2.2.
fs /2
∆2
Z
VN2 (rms) = Se2 (f )df = (2.2)
12
−fs /2
A partir da equação anterior, é obtido Se2 (f ), o qual é dado na equação 2.3.
∆2
Se2 (f ) = (2.3)
12fS
Outro parâmetro importante é a potência do erro de quantização, Pe , o qual é obtido

integrando o produto de Se2 (f ) e o quadrado do modulo da função de transferência do
filtro passa-baixo digital, Hd (f ), o qual é ideal com ganho unitário.
ZfB
2fB ∆2
Pe = Se2 (f )|Hd (f )|2 df = (2.4)
12fS
−fB
Considerando um sistema amostrado na frequência de Nyquist com fS = 2fB , a

potência será igual a:
∆2
Pe = (2.5)
12
2.2 Conversão com Sobre-amostragem
A sobre-amostragem faz com que a banda do sinal ocupe uma pequena fração do
intervalo de Nyquist, intervalo de frequência onde pode se encontrar um único espec-
tro do sinal. Isto faz com que seja possı́vel filtrar digitalmente boa parte do ruı́do de
quantização no intervalo de Nyquist.
2.3 Formatação do Ruı́do 9
Figura 2.2: Espectro de frequência em cada estágio de um conversor Sigma-Delta [2]
Na figura 2.2 é mostrado o modelo de um conversor A/D com sobre-amostragem e os

espectros dos sinais que aparecem na saı́da de cada estágio. A partir de um sinal com
uma largura de banda igual a fB , é obtida na saı́da do conversor A/D um sinal cujo
espectro é composto pelos espectros do sinal de entrada e do ruı́do de quantização,
representado por um retângulo cor cinza. O fN é a frequência máxima do intervalo
de Nyquist [2] e é igual a fS /2 . Ao passar por um filtro digital de banda fB o ruı́do
de quantização é eliminado desde fB até fN . Finalmente um decimador diminui a
frequência de amostragem para f ′ N = 2fB . A potência do ruı́do de quantização no
sinal de saı́da para um conversor com sobre-amostragem, Pesa , é obtida integrando o
produto de Se2 (f ) e o quadrado do modulo da função de transferência do filtro passa-
baixa ideal com ganho unitário, Hd (f ), como mostra a expressão 2.6.
ZfB
∆2 2fB ∆2
Pesa = Se2 (f )|Hd (f )|2 df = = (2.6)
12fS 12OSR
−fB
Como pode ser visto na equação 2.6, Pesa é igual a potência Pe diminuı́da pelo OSR.
2.3 Formatação do Ruı́do
Aumentar a frequência de amostragem é uma boa opção para diminuir o ruı́do de

quantização, porém frequências muito altas tornam difı́cil e muitas vezes impossı́vel
o projeto dos conversores. Outra opção para diminuir o ruı́do de quantização, sem
aumentar a frequência de amostragem, é utilizar a técnica de formatação de ruı́do.
Esta técnica consiste em modificar o espectro branco do ruı́do de quantização redu-
zindo seu valor para baixas frequências e aumentando para altas frequências. O ruı́do
em altas frequências é fácil de filtrar utilizando um filtro digital na saı́da do modulador
Sigma-Delta.
Esta técnica pode ser explicada melhor utilizando o modelo linear completo do mo-
dulador Sigma-Delta mostrado na figura 2.3. Nesta figura o quantizador é modelado
como um amplificador de ganho kc com uma perturbação e(n), que representa o ruı́do
de quantização. O integrador é modelado como uma função de transferência H(z). A
partir deste modelo a função de transferência do modulador completo é mostrada na
equação 2.7.
Figura 2.3: Modelo linear completo do modulador Sigma-Delta adicionando ruı́do de

quantização [1]
H(z)kc E(z)
V (z) = U (z) + (2.7)
1 + H(z)kc 1 + H(z)kc
V (z) = U (z)ST F (z) + E(z)N T F (z) (2.8)
Na equação 2.8, ST F (z) representa a função de transferência para o sinal de entrada

e N T F (z) a função de transferência para o ruı́do de quantização, U (z) é a transfor-
mada Z de u[n], V (z) é a transformada Z de v[n] e X(z) é a transformada Z de x[n].
Por um lado ST F (z) deve deixar passar o sinal de entrada para saı́da. Por outro lado
N T F (z) deve ser um filtro passa-alta, com frequência de corte na banda do sinal, de
modo que o ruı́do seja atenuado na banda do sinal. Para obter isto, ST F (z) é igua-
lado a z −1 e N T F (z) é igualado a (1 − z −1 ). Considerando kc = 1, o H(z) fica igual
a z −1 /(1 − z −1 ). Para ver como o ruı́do de quantização é filtrado por N T F (z), esta
2.3 Formatação do Ruı́do 11
função é transformada no domı́nio da frequência da seguinte forma:
πf
N T F (f ) = 1 − e−j2πf /fS = sen( )2je−jπf /fS (2.9)
fS
Normalizando N T F (f ), é obtido a função de um filtro passa-alta, mostrado na

equação 2.10
πf
|N T F (f )| = 2sen( ) (2.10)
fS
A potência do ruı́do de quantização com formatação do ruı́do, Pef r , pode ser obtido
utilizando a equação 2.4 e a equação 2.10.
ZfB ZfB
∆2 2fB πf
Pef r = Se2 (f )|N T F (f )|2 df = |2sen( )|2 df (2.11)
12fS fS
−fB −fB
Fazendo fB << fS , a equação 2.11 pode se aproximar como:
∆2 π 2 2fB 3 ∆2 π 2
Pef r = ( )( )( ) = (2.12)
12 3 fS 36OSR3
A potência do ruı́do de quantização com formatação do ruı́do agora é igual Pe di-

minuı́do por um fator de π 2 /(3OSR3 ). Este fator pode ser reduzido ainda mais, au-
mentando a ordem do filtro N T F (z), isto é fazendo N T F (z) = (1 − z −1 )L . Seguindo
o procedimento anterior para um N T F (z) de ordem maior, a potência do ruı́do de
quantização será dada pela equação 2.13 [2].
∆2 π 2L
Pe = ( ) (2.13)
12 (2L + 1)OSR(2L+1)
Da equação 2.13 pode-se concluir que para um N T F (z) de ordem L, Pe é reduzido

por um fator de π 2L /((2L + 1)OSR(2L+1) ). Aumentar L pode causar instabilidade e por
isso aparece um compromisso entre a estabilidade do sistema e a redução do ruı́do
de quantização.
2.4 Estabilidade de moduladores Sigma-Delta de or-

dens maiores que dois
Como foi explicado no item anterior a ordem de NTF(z) influencia na redução do ruı́do
de quantização, mas aumentá-la pode gerar problemas de instabilidade no sistema.
Esta instabilidade pode ser produzida por dois motivos: o primeiro é ter algum pólo das
funções NTF(z) ou STF(Z) fora do circulo unitário; o segundo motivo é ter sinais gran-
des que possam saturar o sistema. O primeiro problema é solucionado projetando-se
NTF(z) e STF(z) com pólos dentro do circulo unitário. O segundo problema depende
do número de bits do quantizador. Por isto a estabilidade será analisada para quanti-
zadores de um bit e para quantizadores de n bits. Para esta análise será utilizada a
figura 2.4, o qual representa um modulador de ordem L e N T F (z) igual a (1−z −1 )L [9].
Este modulador tem todos os pólos dentro do circulo unitário, garantindo a estabilidade
e deixando apenas o problema com a amplitude do sinal de entrada.
Figura 2.4: Estrutura de um modulador Sigma-Delta de ordem maior
2.4.1 Modulador Binário
Os moduladores binários são estruturas que utilizam um quantizador com dois nı́veis
de quantização (q = 2), um ADC de 1 bit. São muito utilizados devido a sua boa
linearidade e baixo consumo. Para estabilizar um modulador de um bit de quantização,
atualmente não se conhece um critério que seja necessário e suficiente, porém é
muito utilizada a regra de Lee, a qual afirma que um modulador binário não satura se
a seguinte desigualdade for cumprida [9]:
max|N T F (ejw )| > 1.5 (2.14)
Apesar da regra de Lee ser de grande ajuda para predizer instabilidades, ela carece
2.4 Estabilidade de moduladores Sigma-Delta de ordens maiores que dois 13
de um fundamento teórico sólido e a estabilidade precisa ser confirmada realizando

muitas simulações.
2.4.2 Moduladores Multi-bit
Os moduladores Multi-bit são estruturas que utilizam um quantizador com mais de

dois nı́veis de quantização. A principal vantagem destes moduladores é que existe
um critério com fundamento teórico sólido para predizer instabilidades em função da
amplitude do sinal de entrada. Este critério considera que para um quantizador de
(M + 1) nı́veis de quantização com sinal de entrada inicial igual a y(0) e ∆ = 1, se
garante a não saturação do quantizador para um sinal de entrada u(n), se é cumprida
a seguinte condição:
max|u(n)| ≤ M + 2 − khn k1 (2.15)
P∞
onde khn k1 = n=0 |hn (n)| e hn (n) é a transformada Z inversa de N T F (z) [9]. Para
provar que a condição anterior é suficiente, será calculado a entrada do quantizador
y(n). Sabemos que no domı́nio Z, Y (z) é igual a:
Y (z) = V (z) − E(z) = U (z)ST F (z) + E(z)N T F (z) − E(z) (2.16)
Assumindo ST F (z) como um atraso de l perı́odos de Clock (Em muitas topologias

de Moduladores Sigma-Delta, STF(z) é projetado como um filtro passa-tudo com l
perı́odos de atraso) [9] e N T F (n) é igual a hn (n), a equação 2.16 no domı́nio n é
expresso como:
∞
X
y(n) = u(n − l) + (hn ∗ e)(n) − e(n) = u(n − l) + hn (i)e(n − i) + h(0)e(n) − e(n) (2.17)
i=1
Na equação 2.17 o operador (∗) é o operador convolução. O hn (0) pode ser obtido
através da equação 2.18:
N T F (z) = hn (0) + hn (1)z −1 + hn (2)z −2 + ... (2.18)
Como N T F (z) é um filtro passa-alta, para z → ∞, N T F (z) é igual a ∆. Então, hn (0)

também é igual a um e a equação 2.17 pode ser reduzida a:
∞
X
y(n) = u(n − l) + hn (i)e(n − i) (2.19)
i=1
Para evitar a saturação do quantizador, deve se manter |y(n)| ≤ M + 1. Maximizando

a equação 2.19, pode-se obter uma condição suficiente para a estabilidade de um
modulador Sigma-Delta de ordem L.
max|u(n)| + max|e(n)|[khn k1 − 1] ≤ M + 1 (2.20)
Como o máximo valor de e(n) é igual a um e khn k1 é igual a 2L , quando N T F (z) =

(1 − z −1 )L , a inequação 2.20 pode ser expressa como:
max|u(n)| ≤ M + 2 − 2L (2.21)
A condição 2.21 pode ser utilizada para achar o mı́nimo número de nı́veis de
quantização que garanta estabilidade para uma estrutura como a da figura 2.4. Para
M = 2L+1 é garantida a estabilidade para sinais menores que 0, 5(M +1)+1, 5, o qual é
mais de 50% da faixa de quantização. Com M = 2L+2 , é garantida a estabilidade para
sinais de mais de 75% da faixa de quantização. Estes dois exemplos mostram que
ao aumentar os nı́veis de quantização o nı́vel de entrada, para o qual a estabilidade
é garantida, aumenta. Acrescentar os nı́veis de quantização tem um compromisso
com o consumo de potência, porque ao aumentar o número de nı́veis de quantização
aumenta-se da mesma forma o número de comparadores utilizados no quantizador.
2.5 Especificações dos moduladores Sigma-Delta
Especificações dos conversores de dados servem para avaliar sua eficiência. Es-
tas podem ser divididas em Estáticas e Dinâmicas. Por um lado as especificações
estáticas são aquelas que caracterizam conversores em DC ou baixa frequência,
exemplo, DNL (Dif f erential N on − Linearity Error) e INL (Integral N on − Linearity
Error). Por outro lado as especificações dinâmicas são aquelas que caracterizam
conversores em alta frequência e normalmente trabalham com sinais de entrada e
saı́da no domı́nio da frequência. Apesar que os moduladores Sigma-Delta só formam
2.5 Especificações dos moduladores Sigma-Delta 15
parte dos conversores Sigma-Delta, eles podem ser avaliados através especificações
dinâmicas.
Na figura 2.5 são mostradas diversas especificações que são aplicadas em um modu-
lador Sigma-Delta e que envolvem potências dos sinais.
Figura 2.5: Definições das especificações para moduladores Sigma-Delta. PIN é a

potência do sinal de entrada [3]
2.5.1 Razão Sinal Ruı́do (SN R)
O SNR, como pode ser visto na equação 2.22, é a razão entre a potência do sinal,
PS , e a potência total do ruı́do composto pelo ruı́do de quantização, Pe , e o ruı́do dos
blocos analógicos, Pn .
PS
SN RdB = 10log10 ( ) (2.22)
Pe + Pn
Para um sinal senoidal que ocupa toda a escala de entrada, PS é igual a [1]:
(q∆)2
PS = (2.23)
8
onde q é o número de nı́veis de quantização e ∆ é a diferença entre dois nı́veis de

quantização. O SNR depende da potência do sinal de entrada, como é visto na fi-
gura 2.5 [2]. Para os moduladores Sigma-Delta geralmente é atingido o SNR máximo,
SN Rmax , quando o sinal de entrada está a −3dB de sua escala máxima [9]. Despre-
zando o ruı́do dos blocos analógicos o SN Rmax para um modulador Sigma-Delta de

ordem L é expresso na equação 2.24 [2].
SN Rmax = 6, 02log2 (q) + 1, 76 + 10log10 (2L + 1) − 3, 97L + 10(2L + 1)log10 (OSR) (2.24)
Esta expressão é chamada, também, de SQNR (Razão Sinal Ruı́do de Quantização).
2.5.2 Razão Sinal Ruı́do e Distorção (SNDR)
O SNDR é a razão entre a potência do sinal, PS , e a soma de Pn , Pe e da potência dos

harmônicos, Ph . O SNDR depende da potência do sinal de entrada e, também, da sua
frequência. Como é visto na figura 2.5, o SNDR máximo geralmente é menor que o
SNR máximo. Uma expressão para o SNDR é mostrado na equação 2.26.
Ps
SN DRdB = 10log10 ( ) (2.25)
Pe + Ph + Pn
2.5.3 Faixa Dinâmica (DR)
O DR é definido como a razão entre a potência de saı́da do modulador para um sinal

senoidal na entrada de amplitude pico-pico máxima, VF S , e a potência total do ruı́do
composto pelo ruı́do de quantização, Pe , e o ruı́do dos blocos analógicos, Pn [10].
VF2S
DRdB = 10log10 ( ) (2.26)
8(Pe + Pn )
2.5.4 Número Efetivo de bits (ENOB)
O ENOB mede o DR utilizando bits. O DR em dBs e o ENOB são relacionados pela

equação 2.27[10].
DRdB − 1, 76
EN OB = (2.27)
6, 02
2.5.5 Figura de Mérito (F oM )
A figura de mérito FO M relaciona a Potência total do modulador, Ptot , o número efetivo

de bits, EN OB, e a banda do sinal, fB , definido como [6]:
Ptot
FO M = (2.28)
2 OB 2fB
EN
Arquiteturas de baixo consumo ([11],[7],[12]) atualmente tem um F oM de algumas

dezenas de f J/conv na banda de audio, o qual é equivalente a uma potência menor
que 1mW para resoluções de 14 bits e frequências na banda do audio.
2.6 Técnicas de Baixo Consumo de Potência nos mo-

duladores Sigma-Delta
Os conversores A/D Sigma-Delta tem aproximadamente cinquenta anos [13], tendo

sido modificados muitas vezes neste perı́odo. No inı́cio foram procuradas novas al-
ternativas para aumentar a sua resolução [14] e posteriormente para solucionar o
problema de estabilidade produzido pelo aumento da ordem dos moduladores Sigma-
Delta [15], [16], [17], [18]. O crescente número de aplicações em sistemas portáveis
faz com que na atualidade a procura seja pelo desenvolvimento de arquiteturas de
baixo consumo de potência. Neste contexto Franco Maloberti e Gabor Temes propõem
em [6], [19] e [20] técnicas para o projeto de conversores Sigma-Delta de baixo con-
sumo de potência. Estas técnicas são classificadas da seguinte forma: técnica de
otimização do número de nı́veis de quantização; técnicas de redução do número de
OTAs (Amplificadores Operacionais de Transconductancia) e técnica de intercalação
no tempo. A seguir serão detalhadas cada uma destas técnicas.
2.6.1 Técnica de otimização do número de nı́veis de quantização
Esta técnica consiste em determinar o número de nı́veis de quantização que otimiza

o consumo de potência do conversor, sem diminuir o SN R. Isto é possı́vel devido à
potência total do conversor depender da potência dos OTAs dos integradores e dos
OTAs do quantizador. Como foi visto na equação 2.24, o SN R pode ser aumentado,
se for aumentada a ordem do modulador ou o número de nı́veis de quantização, q.
Aumentar a ordem do modulador eleva o número dos OTAs no integrador, no en-
tanto a potência consumida por estes OTAs é muito maior que a potência dos com-
paradores do quantizador. Por esta razão é preferı́vel aumentar o número de nı́veis
de quantização antes de aumentar a ordem do modulador. O número de nı́veis de
quantização não pode ser aumentado indefinidamente e há um número ótimo onde
a potência atinge o mı́nimo. Para descobrir este número é necessário achar uma
expressão para a potência total supondo um SNR constante para o modulador.
Para achar o número ótimo de nı́veis de quantização partiremos de um modulador

de ordem L qualquer e um quantizador de um bit. A potência dos OTAs do modula-
dor dependem da frequência unitária, fT , e esta depende do OSR; pode-se afirmar
que a potência dos OTAs diminui/aumenta quase na mesma proporção que o OSR é
diminuı́do/aumentado. A potência de cada OTA pode ser descrita em função de um
OSR inicial, OSR0 , como é mostrado na equação 2.29:
OSR α Pamp0
Pamp = Pamp0 ( ) = (2.29)
OSR0 βα
onde OSR0 é o OSR para um modulador de ordem L e um bit de quantização; a

variável β representa a redução de OSR, sendo igual a OSR/OSR0 ; o valor de α é um
valor próximo a um e depende da tecnologia (por questões práticas será utilizado um
valor de α igual a 1, 5 [4]). Pamp0 é a potência de cada OTA para OSR0 .
A redução do OSR causa uma perda de bits efetivos no modulador, deduzido a partir
da equação 2.24, dada por:
∆n = (L + 1/2)log2 (β) (2.30)
Para compensar essa perda devemos aumentar o mesmo número de bits no quanti-
zador, o que acarretará num aumento de 2∆n comparadores ou
ncomp = 2(L+1/2)log2 (β) (2.31)
A potência do comparador diminui ao baixar o OSR, mas aumenta ao reduzir o inter-

valo de quantização. Por isto a potência dos comparadores é considerada invariável
ante variações de OSR. A potência total do modulador depende da redução do OSR
e pode se expressar como:
PT OT = LPamp0 β −α + PcompO 2(L+1/2)log2 (β) (2.32)
onde PcompO é a potência de cada comparador e pode ser considerada da ordem de

PampO /30 para resoluções do modulador até doze bits ou PampO /60 para resoluções
do modulador maiores [4]. A figura 2.6 mostra a potência total normalizada versus
o número de comparadores de um modulador Sigma-Delta de segunda ordem para
comparadores com uma potência de PampO /30, linha contı́nua, e para comparadores
com potência de PampO /60, linha tracejada, sendo PampO fixado em um. O número
comparadores ótimo é oito para o primeiro caso e doze para segundo caso.
3
Pamp/30
Pamp/60
2.5
[Potencia Normalizada]
1.5
0.5
0
10 20 30 40 50 60
[# de Comparadores]
Figura 2.6: Potência Total Normalizada vs número de comparadores para L = 2 [4]
Uma desvantagem de aumentar o número de quantizadores é a não linearidade do

conversor D/A produzindo harmônicos dentro da banda do sinal [21]. Isto pode ser
solucionado acrescentando um bloco para Casamento de Elementos Dinâmicos (DEM
do inglês, Dynamic Element Matching)[21] entre o quantizador e o DAC como é mos-
trado na figura 2.7.
Na tabela 2.1 são listados trabalhos que aplicam esta técnica.
Como pode ser visto na tabela 2.1 a potência depende do SN DR, da banda de
frequência do sinal de entrada e da tecnologia. É por isto que o F oM deve ser to-
Figura 2.7: Diagrama de blocos de um modulador com quantização Multi-bit

utilizando DEM [2]
Tabela 2.1: Estado da Arte dos Moduladores Sigma-Delta Multi-bit

T rabalho SN DR BW P otência F oM T ecnologia
(dB) (kHz) (W ) (pJ/conv) (µm)
[22] 83, 8 24 1, 1m 1, 81(Calculado) 0, 18
[11] 91 2 1, 2m 0, 21 0, 18
[7] 89 16 210µ 0, 28 0, 18
[12] 91.5 24 663µ 0, 45 0, 18
[23] 124 20 330m 6, 3(Calculado) 0, 35
[24] 114 20 68m 4, 1(Calculado) 0, 35
[25] 100 25 870µ 0, 21(Calculado) 0, 18
[26] 84, 3 24 9, 3m 14, 4(Calculado) 0, 25
mado como referência para comparar o desempenho entre os trabalhos listados.
2.6.2 Técnicas de redução do número de OTAs
A ordem do modulador determina o número dos OTAs utilizados na arquitetura. No

entanto, o número de OTAs pode ser reduzido utilizando a técnica de tempo compar-
tilhado ou a técnica de f eedback equivalente.
A técnica de tempo compartilhado é utilizada em circuitos de duas fases, onde uma

é a fase de amostragem do sinal e a outra é a fase de processamento. No caso
de moduladores Sigma-Delta de ordem maior ou igual a dois, um único OTA pode
realizar a função de dois OTAs em fases diferentes. Isto reduz a área e o consumo
de potência, que em alguns casos pode representar uma economia de até 30% [4]. O
Figura 2.8: Esquemático de um Modulador de segunda ordem utilizando a técnica de

tempo compartilhado [4]
modulador Sigma-Delta de segunda ordem mostrado na figura 2.8 utiliza um único OTA
e dois quantizadores. Isto é devido ao fato que as duas funções do OTA precisam de
quantizadores. As saı́das dos quantizadores são processadas digitalmente de forma
que a função de transferência do modulador seja equivalente a de um modulador de
segunda ordem.
A técnica de f eedback equivalente é diferente da técnica anterior, desde que não é

necessário uma fase de tempo por função do OTA. Esta técnica troca os n f eedbacks
(k1 , k2 , k3 ...,kn ) de um modulador de ordem n por um f eedback equivalente, kT . Isto é
mostrado na figura 2.9.
k1 , k2 , k3 ...,kn são referidos à entrada para obter o valor de kT do f eedback equivalente,

o qual é mostrado na equação 2.33. O kT pode ser implementado digitalmente desde
que seja deslocado à entrada do DAC do f eedback.
k1 kn
kT = k1 + + ... + (2.33)
H1 (z) H1 (z)H2 (z)...Hn−1 (z)
A cascata de blocos lineares é chamada HT (z) e é igual a H1 (z)H2 (z)...Hn−1 (z). Como
o modulador Sigma-Delta utiliza integradores, HT (z) pode ser expresso como:
z −p
HT (z) = (2.34)
(1 − z −1 )n
onde p é o número de atrasos na cascata. A figura 2.10 mostra uma forma equivalente
Figura 2.9: a) Diagrama de Blocos de um Modulador de ordem n em cascata b)

Diagrama de blocos equivalente com um único f eedback [5]
de implementar HT . A função Pn (z) é expressada na equação 2.35.
Pn (z) = −z[(1 − z −1 )n − 1] (2.35)
Figura 2.10: Forma equivalente de HT [5]
Desde que a função Pn (z) possa ser implementada com elementos passivos, o modu-
lador pode ser implementado utilizando um único OTA.
Uma vantagem desta técnica é que pode ser aplicada para qualquer ordem de mo-
dulador, enquanto, uma desvantagem é que ela só pode ser utilizado para resoluções
médias e OSRs baixos. Isso ocorre devido ao fato que o descasamento de capacitores
causam aumentos no SN R para altas resoluções [5] [27]. Na tabela 2.2 são listados
trabalhos em que são aplicadas esta técnica.
Na tabela 2.2 T.C. são as siglas de Tempo Compartilhado e F.E. as siglas de F eedback
Equivalente. Como pode ser visto as duas técnicas são geralmente utilizadas para
2.7 Técnica de Intercalação no Tempo (IT) 23
Tabela 2.2: Estado da Arte dos Moduladores Sigma-Delta com redução do número
de OTA´s
T rabalho SN R BW P otência F oM T ecnologia T écnica
(dB) (M Hz) (mW ) (pJ/conv) (µm)
[27] 66 1, 94 1, 2 0, 3 0, 09 T.C.
[4] 61, 5 0, 1 0, 96 0, 25 0, 18 T.C
[28] 119, 9 0, 02 0, 121 0, 0037(Calculado) 0, 35 T.C.
[5] 66 1, 94 1, 2 0, 3 0, 18 F.E.
conversores de resoluções médias.
2.7 Técnica de Intercalação no Tempo (IT)
Esta técnica aumenta a taxa de amostragem utilizando moduladores Sigma-Delta tra-

balhando em paralelo. A combinação adequada dos moduladores faz com que a sua
operação seja equivalente a um conversor com uma taxa de amostragem multiplicada
por um fator igual ao número de elementos paralelos. A figura 2.11 mostra um modu-
lador Sigma-Delta de três caminhos.
Figura 2.11: Arquitetura de Intercalação no tempo utilizando três Caminhos [2]
Esta técnica é atraente para aplicações de alta velocidade devido ao incremento do

(OSR) sem necessidade de aumentar a velocidade dos blocos analógicos. O pro-
blema nesta técnica é que a utilização de vários moduladores Sigma-Delta em pa-
ralelo complica a transformação dos moduladores numa estrutura equivalente. Este
problema chamado de dominó, também faz com que técnica de IT seja limitada a
utilizar apenas dois caminhos (moduladores em paralelo). Para utilizar mais caminho
é necessário acrescentar um bloco de processamento de sinais [29]. Na tabela são

listados trabalhos que aplicam esta técnica.
Tabela 2.3: Estado da arte dos conversores com técnica de intercalação no Tempo
T rabalho SN R BW P otência F oM T ecnologia
(dB) (M Hz) (W ) (pJ/conv) (µm)
[20] 83 2, 5 15m 0, 33 0, 18
[30] 80 0, 016 600µ 2, 24(Calculado) 0, 18
25
3 Sistema e Arquitetura
3.1 Escolha da Técnica de Baixo Consumo de

Potência
No capı́tulo anterior foram apresentadas quatro técnicas para diminuir o consumo de

potência dos moduladores Sigma-Delta. Destas técnicas, só a técnica de otimização
do número de nı́veis de quantização e de tempo compartilhado serão comparadas
em potência. Isto é porque a técnica de f eedback equivalente e de intercalação são
ineficientes para baixas frequências e altas resoluções [5] [2].
O consumo de potência de um modulador A/D Sigma-Delta Multi-bit em função do

número de nı́veis de quantização foi mostrado na equação 2.32. Para a técnica de
tempo compartilhado a potência total pode ser obtida a partir da equação 2.32, consi-
derando que o número de OTAs é decrescido de um e o número de comparadores é
multiplicado por dois. A expressão para a potência total de um modulador Sigma-Delta
utilizando a técnica de tempo-compartilhado é dada pela equação 3.1
PT OT (tc) = (L − 1)Pamp0 β −α + 2PcompO 2(L+1/2)log2 (β) (3.1)
As expressões da potência total para estas duas técnicas dependem do OSR, o qual
depende do SQNR. O OSR em função do SQNR é consequência da equação 2.24 e
é dado na equação 3.2.
SQN R − 6, 02log2 (q) − 1, 76 − 10log(2L + 1) + 3, 97L

OSR = 10 10(2L + 1) (3.2)
O SN R para um conversor ideal com resolução de 16 bits é igual a 98, 8dB. Por outro
lado, perdas devido aos ruı́dos intrı́nseco e externos dos blocos analógicos podem
reduzir o SNR em até 20dB [2]. Por este motivo, o modulador Sigma-Delta deve ser
26 3 Sistema e Arquitetura
projetado para um SQNR teórico de 114dB.
Para um SQNR fixo igual a 114dB, o consumo de potência das técnicas de tempo
compartilhado e de otimização do número de nı́veis de quantização em função do
número de quantizadores e para diferentes ordens de modulador são mostradas na
figura 3.1. Com um sı́mbolo quadrado em cada curva é indicado o número mı́nimo
de comparadores que são necessários para manter a estabilidade para sinais maiores
que 50% do F ull-Scale.
2da−Ordem−Multibit
2da−Ordem−T.C.−Multibit
2
3ra−Ordem−Multibit
3ra−Ordem−T.C.−Multibit
4ta−Ordem−Multibit
4ta−Ordem−T.C.−Multibit
Minimo número estável de níveis de quantização
Potência Normalizada
1.5
0.5
0
5 10 15 20 25 30 35
# de níveis de quantização
Figura 3.1: Consumo de Potência das técnicas de tempo compartilhado e otimização
do número de OTAs
Para obter as curvas da figura 3.1 foram utilizados Pamp0 = 1, α = 1, 5 e Pcomp0 = 1/60,
como foi visto no capı́tulo anterior. Na figura 3.1 pode-se observar:
• A potência diminuı́ para uma ordem maior.
• A técnica de tempo compartilhado consegue menor potência para valores redu-

zidos de nı́veis de quantização.
Segundo estas observações a menor potência será obtida com um modulador de

quarta ordem, com a técnica de tempo compartilhado e dois nı́veis de quantização.
Por outro lado, considerando dois nı́veis de quantização o modulador Sigma-Delta não
cumpriria a condição de estabilidade para conversores Multi-bit 2.21. Considerando
como valor mı́nimo do número de nı́veis de quantização 2L+1 , garantindo a estabilidade
para sinais de entrada um pouco maiores que 50% da faixa de entrada do quantizador,
3.2 Arquiteturas dos moduladores Sigma-Delta 27
a menor potência é obtida com um modulador de terceira ordem e dezesseis nı́veis de

quantização. Estas caracterı́sticas, terceira ordem e dezesseis nı́veis de quantização,
foram escolhidas para o nosso projeto. O número de nı́veis de quantização pode ser
conseguido com um quantizador composto por 15 comparadores.
3.2 Arquiteturas dos moduladores Sigma-Delta
O modelo linear de um modulador Sigma-Delta pode ser dividido em duas partes, filtro
de Laço e o quantizador, isto é mostrado na figura 3.2.
Figura 3.2: Modelo Linear simplificado de um modelo modulador Sigma-Delta
Na figura 3.2, LO é a função de transferência do sinal no filtro de laço e Li é a função de

transferência do ruı́do no filtro de laço. As arquiteturas dos moduladores Sigma-Delta
podem ser classificados pelo tipo de filtro de laço, como arquiteturas com f eedback,
FB, ou arquiteturas com f eedf orward, FF.
Figura 3.3: Modelo Linear completo do modulador Sigma-Delta CIFB
Quando uma arquitetura com FB é formada por integradores, a arquitetura toma o

nome de CIFB (Cadeia de Integradores com F eedback). Esta arquitetura pode formar
um ST F (z) com função caracterı́stica de filtro passa-baixas, o qual ajuda a estabili-
dade do sistema contra grandes sinais transientes com energia significativa fora da
banda do sinal. O modelo linear para um modulador Sigma-Delta Multi-bit desta arqui-
tetura é mostrado na figura 3.3. A partir do diagrama de blocos da figura 3.3, podem
ser obtidas as funções de transferência de ruı́do e do sinal, as quais são mostradas
nas equações 3.3 e 3.4.
(z − 1)3
N T F (z) = (3.3)
a1 + a2 (z − 1) + a3 (z − 1)2 + (z − 1)3
b1 + b2 (z − 1) + b3 (z − 1)2 + b4 (z − 1)3
ST F (z) = (3.4)
a1 + a2 (z − 1) + a3 (z − 1)2 + (z − 1)3
Para fazer ST F (z) um filtro passa-baixa é necessário que b2 = b3 = b4 = 0 e b1 = 1.

Também se tem a opção de fazer ST F (z) = 1 (Filtro Passa-tudo), para isto b4 = 1
e ai = bi . Esta arquitetura tem como desvantagem necessitar capacitores maiores e
apresentar maior consumo de potência.
Quando uma arquitetura FF é formada por integradores, a arquitetura toma o nome de

CIFF (Cadeia de Integradores com F eedf orward). Esta arquitetura têm como vanta-
gem menor área e menor consumo de potência, mas precisa de um filtro antialiasing
para prevenir problemas de instabilidade em altas frequências. O modelo linear desta
arquitetura é mostrado na figura 3.4.
Figura 3.4: Modelo linear Completo de um modulador Sigma-Delta CIF F com

f eedback local de terceira ordem
3.3 Implementação do modulador Sigma-Delta com blocos analógicos 29
A partir da figura 3.4 podem ser obtidos o N T F (z) e ST F (z) em função dos seus
coeficientes, como pode ser visto nas equações 3.5 e 3.6:
(1 − z −1 )3
N T F (z) =
([c1 c2 c3 a3 − c1 c2 a2 − 1]z −3 + [c1 c2 a2 − 2c1 a1 + 3]z −2 + [c1 a1 − 3]z −1 + 1)
(3.5)
m3 z −3 + m2 z −2 + m1 z −1 + m0
ST F (z) =
([c1 c2 c3 a3 − c1 c2 a2 − 1]z −3 + [c1 c2 a2 − 2c1 a1 + 3]z −2 + [c1 a1 − 3]z −1 + 1)
(3.6)
onde m0 , m1 , m2 e m3 podem ser expressados como:
m3 = [c2 b1 c3 a3 − b3 a3 − b1 a1 − b4 − b1 c2 a2 − b2 c3 a3 ] (3.7)
m2 = [2b2 a3 + 2b1 a1 − b1 c2 a2 + b2 c3 a3 + 3b4 ] (3.8)
m1 = [−3b4 + b3 a3 + b1 a1 ] (3.9)
m 0 = b4 (3.10)
Para fazer ST F (z) = 1, b4 = 1, b1 = c = 1 e b2 = b3 = 0. Entre as duas arquiteturas

será escolhida a arquitetura CIF F , devido a seu menor consumo de potência.
3.3 Implementação do modulador Sigma-Delta com

blocos analógicos
A primeira decisão a tomar na implementação de um modulador Sigma-Delta é so-

bre a escolha entre uma implementação com capacitores chaveados (SC, do inglês
Switched Capacitor) e uma implementação RC ativa (tempo continuo). A maioria de
conversores Sigma-Delta em silı́cio são implementados utilizando capacitores cha-
veados enquanto que a implementação em tempo continuo é utilizada em circuitos
discretos. Os motivos para isto, são resumidos na tabela 3.1 [13].
Tabela 3.1: Vantagens e Desvantagens das implementações SC e CT

Estilo V antagens Desvantagens
Grandes Capacitores são
Fácil de Simular requeridos para SNR grande
(limitação kT/C)
Capacitor Chaveado(SC) Insensı́vel ao ruı́do de Jitter São propensos ao ruı́do digital
Locação dos Pólos e Zeros Difı́cil de testar Protótipos
depende das razões entre capacitores (Capacitores de 1pF são comparáveis
(o qual é independente do processo) com as capacitâncias do protoboard)
Precisa capacitores
Fácil de implementar em Protoboard e resistores muito grandes
e OTAs de baixo ruı́do
Tempo Continuo (CT ) Precisão é difı́cil sem
Menos propenso ao ruı́do digital trimming por laser
Propenso a erros por ruı́do de Jitter,
SNR não é limitado ruı́do externo e não linearidades
pelo tamanho dos capacitores dos comparadores
3.3.1 Capacitores Chaveados
A técnica de capacitores chaveados nasceu da ideia de que uma resistência pode

comparar-se a um agente que transporta carga de um ponto a outro em um tempo
determinado. Podemos obter um comportamento semelhante ao resistor através de
um capacitor chaveado a uma frequência fS , levando certa carga desde um ponto à
outro [31].
Figura 3.5: Equivalente resistivo utilizando capacitores chaveados
A corrente da figura 3.5, vai do ponto A ao ponto B, em ambos os circuitos. No caso

do resistor, esta corrente é dada por IAB = R(VA − VB ). No caso do capacitor, pode-
se obter a corrente em função da carga deslocada (Q = CV ) e do tempo que leva
(inversa da frequência de amostragem ou fS ). Assim é obtida a seguinte expressão:
CS (VA − VB )
IAB = (3.11)
fS−1
Portanto, fazendo uma comparação das equações de corrente, a resistência equi-

valente no caso do capacitor chaveado é igual que (CS fS )−1 . A base dos circuitos
chaveados são as chaves, as quais são compostas por transistores funcionando em
corte e saturação. Estas chaves podem ser do tipo-N (figura 3.6 a), tipo-P (figura
3.6 b) ou com ambos transistores (chave complementar) (figura 3.6 c). Geralmente
são escolhidas as chaves complementares para ter uma faixa de entrada f ull-scale e
para diminuir as resistência das chaves, diminuindo o tempo de resposta dos circuitos
chaveados.
a) Chave do Tipo-N b) Chave do Tipo-P c) Chave Complementar

Figura 3.6: Implementação das chaves analógicas
A resistência RDS equivalente da chave complementar, RDS,eq , é igual ao paralelo das

resistências RDS na porção linear da região de triodo dos transistores tipo-N e tipo-P.
A expressão da resistência RDS,eq é mostrada na equação 3.12.
1
RDS,eq =
WN WN WP WP
µn Cox ( )(VDD − VT HN ) − [µn Cox ( ) − µP Cox ( )]Vin − µP Cox ( )|VT HP |
LN LN LP LP
(3.12)
Na equação anterior WN , LN , WP e LP são as dimensões dos transistores; VT HP e

VT HN são as tensões limiar dos transistores; µN e µP são as mobilidades dos transis-
tores e COX é a capacitância por área do óxido de porta do transistor. Pode-se deduzir
da equação anterior, que para eliminar a dependência de RON,eq de Vin , os fatores
WN WP
µn Cox ( ) e µP Cox ( ) devem ser iguais.
LN LP
Para sinais de entrada de alta velocidade é importante que os transistores tipo-N e
tipo-P das chaves complementares desliguem simultaneamente. Quando existe um
atraso entre estes transistores o sinal de saı́da contı́nua seguindo o sinal de entrada
até o último transistor desligar. Isto pode gerar distorção no sinal amostrado. Para
solucionar este problema é recomendado utilizar o circuito da figura 3.7, o qual utiliza
uma chave complementar para duplicar o atraso do inversor de entrada, sincronizando

os sinais CK e CK que controlam só transistores[31].
Figura 3.7: Circuito para obter sinais de Clock complementares
Chaves com transistores não são ideais e podem introduzir erros e não linearidades
no funcionamento do circuito. Existem três tipos de mecanismos que introduzem erro
na operação das chaves com transistores MOS: Injeção de carga, Clock F eedthrough
e ruı́do kT /C. Estas não idealidades serão explicadas a seguir.
3.3.1.1 Injeção de Carga
Para explicar a injeção de carga será considerado o circuito de amostragem da figura

3.8. Quando o transistor MOS está conduzindo, um canal deve existir abaixo do oxido
de porta. Assumindo Vin ≈ Vout , a carga do canal Qch pode ser expressa pela equação
3.13.
Qch = WN LN Cox(VCK − Vin − VT HN ) (3.13)
Figura 3.8: Injeção de carga quando o transistor desliga
Quando o transistor é desativado esta carga passa para o dreno e fonte. Por um lado
a carga injetada no dreno é absorvida pela entrada e não produz erro. Por outro lado
a carga injetada na fonte é depositada em CH , introduzindo um erro na tensão carre-

gada no capacitor. A proporção de carga que vai para a fonte é difı́cil de determinar e
depende de muitos fatores. Neste projeto consideraremos que toda a carga Qch passa
para fonte. Assumindo que toda a carga é armazenada na capacitância CH , o erro
resultante pode-se expressar pela equação 3.14.
WN LN Cox(VCK − Vin − VT HN )
∆V = (3.14)
CH
A partir da equação 3.14 pode-se obter a relação entre as tensões de entrada e saı́da
da chave:
WN LN Cox WN LN Cox
Vout = Vin − ∆V = Vin (1 + )+ (VCK − VT HN ) (3.15)
CH CH
Como podemos deduzir da equação 3.15 a injeção de carga introduz erros de ganho
e de Of f set. Para eliminar o erro no ganho é utilizada a técnica de defasagem de
relógio. Para eliminar o erro de Of f set são utilizadas estruturas diferenciais [31].
Estas técnicas serão explicadas na parte do integrador.
3.3.1.2 Clock F eedthrough
Uma chave com transistores MOS acopla as transições do sinal de CLK, através
das capacitâncias de overlap (porta-dreno e porta-fonte), aos sinais de dreno e fonte
gerando um Of f set igual a:
VCK (WN,P COV )

∆V = (3.16)
WN,P COV + CH
onde COV é a capacitância de overlap por unidade de largura e VCK é o sinal de Clock
ligado na porta do transistor da chave.
O erro ∆V é independente do sinal de entrada. É por isto que pode ser considerado
como Of f set e pode ser removido facilmente por uma estrutura diferencial [31].
3.3.1.3 Ruı́do kT /C
Este ruı́do é produzido pelo ruı́do térmico associado aos transistores das chaves. Para
obter o valor do ruı́do kT/C é utilizado o modelo do circuito amostrador mostrado na
figura 3.9.
Figura 3.9: Circuito de Amostragem
Na figura 3.9 a) quando a chave S1 fecha, o capacitor CS é carregado. Na figura 3.9

b) é mostrado o circuito equivalente para estimação do ruı́do, onde RS representa a
resistência da chave fechada em série com a resistência da fonte, Ri . A densidade es-
2
pectral de potência contribuı́do pela resistência RS é térmica e igual a vn,Rs = 4kT Rs. A
rede RS CS forma um filtro passa-baixa que faz que a densidade espectral de potência
no capacitor seja igual do que a equação 3.17:
2 4kT RS
∆Vn,Cs (w) = (3.17)
1 + (wRS CS )2
A potência do ruı́do total é dado pela integral da densidade espectral de potência do

capacitor CS em toda a banda. Assim, a potência total armazenada em Cs quando a
chave abre pode ser expressa pela equação 3.18.
∞
4kT RS df kT
Z
Pn,ktc = 2
= (3.18)
0 1 + (2πf RS CS ) Cs
Como pode ser visto na equação 3.18, a potência do ruı́do não depende da resistência
Rs devido ao fato de que ao aumentar o valor de RS o ruı́do térmico aumenta, mas o
filtro RC tem sua banda reduzida compensando o efeito do aumento do ruı́do.
3.3.2 Integrador
O bloco mais utilizado no modulador Sigma-Delta é o integrador. Um integrador con-

tinuo pode ser implementado com uma capacitância e uma resistência como é mos-
trado na figura 3.10 a). Um integrador discreto pode ser obtido a partir do integra-
dor continuo, mas substituindo o resistor pelo equivalente resistivo (figura 3.5). Esta
implementação baseada em capacitores chaveados é mostrado na figura 3.10 b).
Figura 3.10: a) Integrador Contı́nuo; b) Integrador com capacitores chaveados; c)

Fases dos sinais Φ1 e Φ2 .
A implementação da figura 3.10 b) também é chamada de integrador sensitivo às ca-

pacitâncias parasitas. Para obter a função de transferência do integrador é analisado
o comportamento das cargas QC1 , do capacitor C1, e QC2 , do capacitor C2, para as
fases Φ1 e Φ2 . No final da fase Φ1 , a carga QC2 é igual a Vout (nT Td − Td )C2 e a carga
QC1 é igual que Vout (nT Td − Td /2)C1, onde nT é o número de perı́odos e Td é o perı́odo
das fases Φ1 e Φ2 . No final da fase Φ2 o capacitor C1 fica conectado na entrada ne-
gativa do OTA. Isto faz com que a carga do capacitor C1 passe negativamente para o
capacitor C2 e que a carga do capacitor C2 no instante nT Td seja igual a:
Vout (nT Td )C2 = Vout (nT Td − Td /2)C2 − Vin (nT Td − Td )C1 (3.19)
Como a carga no capacitor C2 é alterada apenas no inicio da fase Φ2 , podemos es-

crever que:
Vout (nT Td − Td ) = Vout (nT Td − Td /2) (3.20)

Substituindo a equação 3.20 na equação 3.19 é obtida a equação 3.21.
Vout (nT Td )C2 = Vout (nT Td − Td )C2 − Vin (nT Td − Td )C1 (3.21)
Fazendo a transformada Z da equação 3.21, obtém-se a seguinte expressão:
−C1 z −1
VOU T (z) = (3.22)
C2 1 − z −1
Observa-se que a função de transferência do circuito da figura 3.10 corresponde a

um integrador inversor. Apesar da simplicidade desta arquitetura, ela sofre com pro-
blemas de capacitâncias parasitas e injeção de carga. Para solucionar o problema
das capacitâncias parasitas é utilizada uma arquitetura insensı́vel à capacitâncias pa-
rasitas, a qual é mostrada na figura 3.11. A figura 3.11 a) apresenta a arquitetura do
integrador mostrando as capacitâncias parasitas associadas a C1 (CP 1 e CP 2 ); a figura
3.11 b) apresenta o integrador na fase de carga, e a figura 3.11 c) apresenta na fase
de integração.
Figura 3.11: a) Diagrama de um integrador insensı́vel à capacitâncias parasitas; b)

Fase de carga do integrador; c)Fase de integração
Como pode ser visto nas figuras 3.11 b) e 3.11 c), o capacitor CP 1 sempre tem os dois
terminais conectados ao terra, através da chave S4 ou através da chave S3 e do terra

virtual da entrada negativa do OTA. Por isto a carga em CP 1 não muda e não introduz
erro na função de transferência do integrador.
O capacitor CP 2 , por sua vez, é carregado para Vin quando a chave S1 é fechada e
descarregado para terra quando a chave S2 é fechada. Como nenhuma carga arma-
zenada no CP 2 é transferida para C1, então CP 2 não muda a função de transferência
do integrador [32].
Para eliminar a dependência da injeção de carga com o sinal de entrada, fases de

relógio ligeiramente defasadas são empregadas. Na figura 3.12 são mostradas as
configurações das fases de relógio utilizadas no integrador, sendo Φ1 ligado na chave
S1; Φ1d é ligado na chave S4; Φ2 para a chave S2 e Φ2d para a chave S3.
Desta forma a chave S4 é desligada um pouco antes da chave S1 ser fechada, in-
jetando uma carga constante em C1. Quando S1 é desligado o capacitor C1 fica
flutuando e nenhuma carga é armazenada em C1. Na fase de integração, a chave S3
é desligada primeiro injetando uma carga constante em C1. Quando S2 é desligado
nenhuma carga é armazenada [31].
Figura 3.12: Fases do Integrador
Apesar desta técnica eliminar a dependência da injeção de carga do sinal, ainda

ocorre uma injeção de carga constante. O erro devido a esta carga constante pode
ser eliminado utilizando uma estrutura diferencial, como é mostrado na figura 3.13.
Adicionalmente será utilizada a técnica bottom-plate para evitar a injeção de ruı́do de

substrato aos nós de entrada do OTA [31]. Esta técnica consiste em conectar a base
Figura 3.13: Integrador totalmente diferencial Implementado com chaves

complementares
do capacitor (bottom) na saı́da do integrador ou no sinal de entrada, como é visto na

figura 3.13. Isto minimiza a capacitância parasita do substrato ao nó de entrada do
OTA. Adicionalmente, as chaves são implementadas utilizando o circuito da figura 3.7,
para diminuir a não linearidade das chaves. Este circuito será utilizado em todos os
circuitos que tem chaves.
3.3.3 Somador Analógico
Para implementar o somador analógico do modulador Sigma-Delta é necessário um

amplificador chaveado. Em [1] são apresentadas algumas arquiteturas de amplifica-
dores chaveados, sendo a arquitetura de Reset Capacitivo, mostrada na figura 3.14, a
de menor consumo e a mais conveniente para este tipo de aplicação.
No circuito da figura 3.14, VC é a tensão de modo comum, Φ1 , Φ1d , Φ2 e Φ2d são fases
como na figura 3.12. Este circuito tem uma resposta passa-alta entre a entrada e a
saı́da, o qual cancela a tensão de Of f set referida à entrada e reduz o ruı́do F licker
[1].
O ganho do circuito pode ser negativo ou positivo dependendo das fases do Clock do
estágio de entrada. Enquanto a saı́da do circuito inversor é uma versão sem atraso da
entrada, a saı́da do circuito não inversor se atrasa da entrada em meio perı́odo. É por
isto que será utilizado o circuito inversor.
Figura 3.14: Amplificador Chaveado de Reset Capacitivo
Para ver como o amplificador de ganho de Reset Capacitivo funciona, será analisado
seu comportamento na suas duas fases. Na fase Φ2 , mostrado na figura 3.15 a), é
assumido que a capacitância C3 foi carregada na tensão de saı́da na fase anterior.
Nesta fase os capacitores C1 e C2 são carregados na tensão de Of f set do amplifica-
dor, Vof f . Na fase Φ1 , mostrado na figura 3.15 b), a soma das cargas de C1, C2 e C3
se mantem igual a carga da fase Φ2 . Ao igualar a soma da carga dos capacitores de
ambas as fases, se determina que VOU T = C1/C2(VIN ).
Figura 3.15: a)Fase de Carga do Somador/Amplificador b)Fase de Amplificação do

Somador/Amplificador
Utilizando a estrutura single − ended da figura 3.14 é construı́da a estrutura diferencial

do somador na figura 3.16.
Figura 3.16: Somador Diferencial
A relação em Z entre a entrada e a saı́da da figura 3.16 pode ser expressa pela
equação 3.23.
YO (z) = an Xn (z) + an−1 Xn−1 (z) + ...a1 X1 (z) (3.23)
3.3.4 Técnica de Chopper
A Técnica de Chopper é utilizada para reduzir o ruı́do F licker e a tensão de Of f set re-
feridos à entrada do OTA do primeiro estágio do modulador Sigma-Delta. Esta técnica
aplica modulação para deslocar o sinal de entrada a frequências altas onde não há
ruı́do F licker e, posteriormente, para deslocar o sinal de saı́da para frequências bai-
xas. Como pode ser visto na figura 3.17 a modulação é efetuada por um sinal qua-
drado de perı́odo TC , m1 (t), e a demodulação é efetuada por um sinal ligeiramente
atrasado de m1 (t), m2 (t).
Como ruı́do e Of f set referidos na entrada (Vn e Vof f ) apenas são modulados pelo sinal
m2 (t), eles serão deslocados para os harmônicos ı́mpares da frequência de Chopper,
fC . Na figura 3.17 é conectado um filtro na saı́da do demodulador para filtrar sinais mo-
Figura 3.17: Diagrama de Blocos da Técnica de Chopper
dulados fora da banda do sinal. Num conversor Sigma-Delta, esta função é realizada
pelo filtro decimador.
As chaves do modulador e do demodulador devem ter banda superior a banda do

OTA para não alterar sua resposta em frequência. Para isto é necessário reduzir a
resistência RDS,eq das chaves. No lado esquerdo da figura 3.18 é mostrado como são
conectados o modulador e o demodulador de Chopper, Mod1 e Mod2 respectivamente.
No lado direito da figura 3.18 é mostrado a arquitetura dos moduladores de Chopper,
baseado em portas de transmissão complementares.
Figura 3.18: Estrutura do modulador de Chopper
Na figura 3.18 ΦC1 e ΦC2 são sinais de relógio complementares, sem sobreposição e
com uma frequência fchop = 1/TC . A frequência fchop é fixada na metade da frequência
fs , para evitar aliasing. Os sinais de relógio ΦC1d e ΦC2d são as versões atrasadas dos
sinais ΦC1 e ΦC2 , respectivamente.
3.3.5 Quantizador
O quantizador é encarregado de receber a saı́da do circuito somador e converte-la

ao domı́nio digital. A arquitetura utilizada para o quantizador será a arquitetura F lash
com divisor resistivo. Esta arquitetura é composta por 2n −1 comparadores diferenciais
em paralelo ligados a um array diferencial resistivo. Cada comparador possui duas
entradas diferenciais, uma para o sinal de entrada e outra para a tensão diferencial de
referência (∆VREF < nq >= VREF H < nq > −VREF L < nq > ). A tensão diferencial
de comparação é gerada pelo divisor resistivo formado pelo array diferencial resistivo
e as tensões de referência VREF H e VREF L . Para poder comparar em toda a faixa
de entrada é necessário que a tensão diferencial de f ull-scale, VF S , e as tensões de
referência, VREF H e VREF L , obedeçam a relação:
Figura 3.19: Esquemático do quantizador de quatro bits
VF S = 2[VREF H − VREF L ] (3.24)

Além disso as tensões de referência devem ser simétricas com respeito a tensão de
modo comum, VC . Assim as tensões de referência são expressas como:
VF S
VREF H = + VC (3.25)
4
VF S
VREF L = − + VC (3.26)
4
As tensões diferenciais de comparação, ∆VREF < nq >, utilizando as expressões 3.25

e 3.26, podem ser escritas como na equação 3.27.
nq − 1 + 1/2
∆VREF < nq >= VF S [ ] (3.27)
16
As faixas diferenciais de quantização; o código formado pelas quinze saı́das dos com-
paradores e o código binário associado são listados na tabela 3.2. O código formado
na saı́da dos comparadores é chamado de código termométrico. Neste código, o
número de uns de cada palavra indica o valor associado a ele.
Tabela 3.2: Código Termométrico e Binário na saı́da do conversor

Faixas de Quantização Código Termométrico Código Binário
VF S [ nq −1+1/2
16
]
< ∆Vin < VF S [ nq −2+1/2
16
] T15 ...T1 B3 ...B0
−1 < ∆Vin < −0, 9375 000000000000000 0000
−0, 9375 < ∆Vin < −0, 8125 000000000000001 0001
−0, 8125 < ∆Vin < −0, 6875 000000000000011 0010
−0, 6875 < ∆Vin < −0, 5625 000000000000111 0011
−0, 5625 < ∆Vin < −0, 4375 000000000001111 0100
−0, 4375 < ∆Vin < −0, 3125 000000000011111 0101
−0, 3125 < ∆Vin < −0, 1875 000000000111111 0110
−0, 1875 < ∆Vin < 0.0625 000000001111111 0111
0.0625 < Vin < ∆0, 1875 000000011111111 1000
0, 1875 < ∆Vin < 0, 3125 000000111111111 1001
0, 3125 < ∆Vin < 0, 4375 000001111111111 1010
0, 4375 < ∆Vin < −0, 5625 000011111111111 1011
0, 5625 < ∆Vin < 0, 6875 000111111111111 1100
0, 6875 < ∆Vin < 0, 8125 001111111111111 1101
0, 8125 < ∆Vin < 0, 9375 011111111111111 1110
0, 9375 < ∆Vin < 1 111111111111111 1111
As faixas diferencias de Quantização foram obtidas utilizando VF S = 2. A saı́da dos

comparadores é a saı́da do modulador, a qual também é realimentada através do DAC
de quatro bits. Para ser processada pela parte digital, a saı́da do modulador deve ser
convertida em código binário.
3.3.6 Conversor D/A de quatro bits
O conversor D/A utiliza como entrada o código termométrico gerado pelo quanti-
zador. Desta forma pode ser implementada a topologia binary − weighted. Com
esta topologia de conversor D/A pode-se utilizar o capacitor de carga do integrador
de entrada, dividido em 16 capacitores unitários, para formar o conversor. Isto é
Figura 3.20: Esquemático do Conversor D/A
Na figura 3.20, B1...B15 é código termométrico gerado pelo quantizador, Cu2 é o ca-
pacitor unitário de carga do integrador de entrada, Φ2 habilita a fase de integração do
integrador, VC é a tensão de modo comum, VIN está ligado na entrada do modulador,
e VOU T está ligado na entrada do OTA do primeiro integrador. Como pode ser visto na
figura 3.20, os capacitores unitários são ligados ao VREF H ou ao VREF L dependendo
do código termométrico. Isto será realizado quando a fase Φ2 estiver em alta.
3.3.7 Modulador Sigma-Delta
O modulador Sigma-Delta é construı́do a partir dos blocos explicados anteriormente

tomando como base o diagrama de blocos da figura 3.4. A implementação é total-
mente diferencial para eliminar a injeção de carga residual das chaves e para obter
uma maior faixa dinâmica de entrada. Para reduzir o ruı́do do primeiro estágio, são
implementados um modulador e demodulador de Chopper. Tanto o modulador como
o demodulador de Chopper são representados como cı́rculos no esquemático do mo-
dulador Sigma-Delta.
Na figura 3.21, é apresentado o modulador. As capacitâncias de carga são expressas

em função dos ganhos ci , ai e b4 e as capacitâncias de integração.
Figura 3.21: Estrutura Diferencial do modulador Sigma-Delta de terceira ordem

Multi-bit
47
4 Especificações do Modulador
Sigma-Delta
Para obter as especificações do modulador serão analisados os parâmetros que al-

teram o SN R do modulador. Estes parâmetros serão analisados teoricamente e logo
serão verificados simulando o modelo da figura 4.1 no Simulink do M atlab, que re-
presenta o modelo do modulador Sigma-Delta. Ele é composto por integradores de
atraso z −1 /(1 − z −1 ), blocos de ganho e um conversor A/D-D/A. Os modelos dos
integradores incluem as não idealidades dos OTAs, como Slew Rate (SR), tensão de
saturação, frequência de ganho unitário (fT ), e ganho DC (Ao). O modelo do conversor
A/D-D/A considera o número de comparadores do ADC, NADC , e utiliza, automatica-
mente NADC + 1 nı́veis de quantização para o DAC. Adicionalmente, o modelo também
considera o casamento das capacitâncias do D/A [33] [34].
Figura 4.1: Esquemático em Simulink do Modulador Sigma-Delta

48 4 Especificações do Modulador Sigma-Delta
4.1 Tensões de Referência
É importante definir primeiro as tensões de referência para poder obter as

especificações do Slew Rate (SR) e ruı́do. A tensão de f ull-scale, VF S , dos modu-
ladores Sigma-Delta costuma ter valores de 1V pp, 2V pp e 4V pp. A máxima tensão de
entrada, Vin,M AX , foi escolhida na seção 3.1 como 0, 6VF S , porém, será utilizado um
valor menor, 0, 5VF S , para garantir uma boa margem de estabilidade. Como o sinal de
entrada do conversor Sigma-Delta é diferencial, nos pinos de entrada, V in+ e V in−,
são aplicados sinais complementares centrados VC . Isto é mostrado na figura 4.2.
Figura 4.2: Tensões nos nós de entrada do modulador comparado com as tensões
de referência VREF H e VREF L
Na figura 4.2 também são mostradas as tensões de referência do quantizador que fo-
ram definidas na seção 3.3.4 como VREF H = VF S /4+VC e VREF L = −VF S /4+VC . Como
serão utilizados transistores tipo-P nos pares diferenciais dos OTAs é necessário um
valor menor que a metade do VDD = 1, 8V para evitar saturação positiva na saı́da
dos OT As. Por isto o valor escolhido para VC será 0, 6V . Os valores das tensões de
referência do quantizador, para diferentes VF S , do LSB (bit menos significativo) e do
Vin,M AX são listados na tabela 4.1.
Tabela 4.1: Comparação de Faixas de Entrada

VF S VREF H VREF L LSB Vin,M AX
1V pp 0, 85V 0, 35V 15, 25µV 0, 5V pp
2V pp 1, 1V 0, 1V 30, 51µV 1V pp
4V pp 1, 6V −0, 5V 61µV 2V pp
4.2 Orçamento de Ruı́do do Modulador Sigma-Delta 49
Como pode ser visto na tabela 4.1, o sistema é implementável para os dois primeiros
valores de VF S . O terceiro valor de VF S exigirá tensões negativas, difı́ceis de serem
aplicadas. Apesar de faixas altas de entrada poderem aumentar o SR dos OT As do
modulador, este efeito é compensado por uma especificação de ruı́do mais branda
devido ao maior LSB. Por está razão serão escolhidos os valores de VREF H = 1, 1V
e VREF L = 0, 1V (linha do meio da tabela 4.1). Estes valores serão utilizados nos
modelos comportamentais para obter as especificações que serão apresentadas nas
seções seguintes.
4.2 Orçamento de Ruı́do do Modulador Sigma-Delta
Num modulador Sigma-Delta temos fontes de ruı́do intrı́nseco e de ruı́do externo.

O ruı́do intrı́nseco do modulador é composto pelo ruı́do de quantização, pelo ruı́do
térmico e flicker dos OTAs, pelo ruı́do térmico das chaves (kT/C) e pela não lineari-
dade do DAC. O ruı́do externo é composto pelo ruı́do das referências; pelo erro do
filtro digital e pelo ruı́do da fonte de alimentação. A faixa dinâmica do modulador, (DR-
Dynamic Range), para um ADC Sigma-Delta de 16 bits de resolução deve ser igual
que 98, 8dB. Portanto o ruı́do total é dado pela expressão 4.1.
e2tot = 10−DR/10 VF2S,RM S ≥ e2ext + e2t,f,k + e2q + e2DAC (4.1)
onde VF S,RM S é o valor RMS de um sinal senoidal com amplitude VF S /2; eext é o
ruı́do RMS externo; et,f,k é o ruı́do RMS térmico, Flicker e KT/C; eq é o ruı́do RMS
de quantização e eDAC é a não-linearidade RMS. É escolhida uma contribuição de
80%e2tot para o ruı́do intrı́nseco devido a esta fonte de ruı́do determinar a potência do
modulador. As porcentagens das contribuições do ruı́do RMS ao quadrado de todas
as componentes são mostrados na figura 4.3.
Sabendo que e2q é 0, 01e2total , o ruı́do de quantização RMS, eq , pode ser expresso em
função do DR e VF S,RM S como pode ser visto na equação 4.2
s
10−DR/10 VF2S,RM S
eq = (4.2)
100
Utilizando a expressão 4.2 pode-se obter o SQN R = 20log(Vin,max,RM S /eq ) = 116dB,

onde Vin,max,RM S é o valor RM S da máxima amplitude permitida na entrada. O SQNR é
Flicker, Térmico e K/TC

Não idealidade do DAC 10%
Ruído de Quantização
Ruído Externo 1%
9%
80%
Figura 4.3: Composição das fontes da potência de ruı́do
utilizado no projeto do modulador Multi-bit. Das porcentagens fixadas na figura 4.3, as

contribuições de ruı́do RMS de cada componente são determinadas e apresentadas
na tabela 4.2.
Tabela 4.2: Distribuição de Ruı́do RM S

Fonte de Ruı́do Valor [µVRM S ]
k/TC,Flicker e Térmico 7, 4
Ruı́do de Quantização 0, 56
Não linearidade do DAC 2, 62
Ruı́do Externo 3, 1
4.3 Modelamento matemático do modulador Sigma-

Delta CIF F de Terceira Ordem e 4 bits
Para projetar o filtro passa-alta N T F (z) é considerada uma frequência de corte, fB , de

20, 833kHz e uma frequência de sobre-amostragem, fS , de 2 MHz, obtida da equação
3.2 (OSR = 48). O modulo do N T F (z) é um parâmetro importante e que pode de-
terminar a estabilidade para moduladores de 1 bit. No nosso caso, o valor do módulo
será determinado empiricamente, variando este parâmetro até se obter o SQN R es-
pecificado.
Na figura 4.4 pode-se ver a relação entre o módulo do NFT(z) e o SQNR. O valor
máximo do SQNR é obtido para módulo igual 8. Esta figura foi obtida utilizando o
primeiro script do Apêndice A.
4.3 Modelamento matemático do modulador Sigma-Delta CIF F de Terceira Ordem e 4 bits51
120
115
110
SQNR (dB)
105
100
95
90
1 2 3 4 5 6 7 8
|NTF(z)|
Figura 4.4: Relação entre |N T F (z)| e o SQNR
O N T F (z) e ST F (z) para um |N T F (z)| = 8 é expresso nas equações 4.3 e 4.4

respectivamente.
N T F (z) = (1 − z −1 )3 (4.3)
ST F (z) = 1 (4.4)
Para se determinar o valor de a1 , a2 e a3 , são igualados os coeficientes dos denomina-

dores das equações 3.5 e 4.3. Para isto será considerado que c1 , c2 e c3 têm valor um.
Os coeficientes a1 , a2 e a3 podem ser determinados a partir das seguintes equações:
a1 − 3 = 0 (4.5)
a 2 − a1 + 3 = 0 (4.6)
a 3 − a2 − 1 = 0 (4.7)
Para que a função ST F (z) da equação 3.6 seja um filtro passa tudo (função de trans-
ferência igual a um), b1 e b4 têm que ter valor um e b2 e b3 têm que ter valor zero. Estes
valores de ai , ci e bi são considerados valores iniciais do projeto do modulador, já que
apesar de na teoria formarem um sistema estável, na prática podem causar saturação

e como consequência instabilidade. Para evitar isto, os valores serão escalados de
modo que a amplitude máxima na saı́da de cada integrador seja limitada a 20% da
faixa de conversão. Para isto será utilizada a função scaleN T F do SDM toolbox de
Matlab. Esta função muda o valor dos coeficientes ai e ci até obter o valor máximo
desejado na saı́da de cada integrador. Os valores obtidos para todos os parâmetros
são listados na tabela 4.3.
Tabela 4.3: Coeficientes do modulador Sigma-Delta de arquitetura CIFF

Coef iciente Inicial Escalado Racionalizado Capacitores Dummys
a1 3 3, 461 3, 4 34Cu1 /10Cu1 5Cu1
a2 3 2, 42 2, 4 24Cu1 /10Cu1 5Cu1
a3 1 0, 7033 0, 7 7Cu1 /10Cu1 5Cu1
b1 1 0, 8608 0, 8 16Cu2 /20Cu2 0
b2 0 0 − 0 0
b3 0 0 − 0 0
b4 1 1 1 10Cu1 /10Cu1 5Cu1
c1 1 0, 8608 0, 8 16Cu2 /20Cu2 0
c2 1 1, 4302 1, 4 14Cu3 /10Cu3 0
c3 1 1, 147 1, 1 11Cu4 /10Cu4 0
Os valores escalados determinados apresentam muitos decimais o qual torna difı́cil

implementar os ganhos de cada integrador utilizando capacitores. Por esta razão é
necessário obter números racionais a partir dos valores escalados. Além disto, é
importante que os números escolhidos permitam um bom casamento entre os capa-
citores. Como pode-se ver na tabela 4.3 serão utilizados apenas quatro valores de
referencia de capacitores Cu1 , Cu2 , Cu3 e Cu4 que permitirão garantir um bom casa-
mento para os ganhos de cada integrador e somador. Os valores racionalizados, o
número de capacitores e o número de capacitores dummy por casamento são mos-
trados na coluna quatro, cinco, e seis da tabela 4.3 respetivamente.
O SQN R obtido depois do escalamento dos coeficientes é igual que 116, 8dB. A res-
posta em frequência do modulador para um tom de 3, 48kHz é mostrado na figura 4.5,
onde eixo X apresenta a frequência normalizada f /fs . A figura foi gerada com uma
F F T de 262144 (256kBytes) pontos utilizando a ferramenta de projeto de conversores
Sigma-Delta do M atlab [34].
A figura 4.6 mostra o modelo |N T F (z)|, linha contı́nua, e o módulo de |ST F (z)|, de
linha tracejada.
4.4 Ganho DC Finito dos OTAs 53
−20
−40
−60
SQNR(dB)
−80
−100
−120
SNR = 116.8dB
−140
−160
−180
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5
Frequência Normalizada (1→ fs)
Figura 4.5: Espectro de Frequência na saı́da do modulador para um tom de 3, 64kHz

na entrada
20
−20
Ganho [dB]
−40
−60
NTF(z)
STF(z)
−80
−100
0 0.1 0.2 0.3 0.4 0.5
Frequência Normalizada (1→ fs)
Figura 4.6: Resposta em Frequência de N T F (z) e ST F (z) teóricos
4.4 Ganho DC Finito dos OTAs
O ganho finito dos OTAs pode alterar a função NTF(z), deslocando os zeros para
direita. Isto pode trazer como consequência o aumento do ruı́do de piso da banda de
interesse [2]. Para verificar este problema será analisado o integrador diferencial da
figura 4.7, nas duas fases de operação. A figura 4.7 mostra os circuitos equivalentes.
A partir desta figura é obtida a equação de carga, a qual é mostrada a seguir.
Vout (nT Td + Td )C2 1 Vout (nT Td )

C2Vout (nT Td +Td )+ = C2Vout (nT Td +Td )(1+ )+c1 C2[Vin (nT Td )+ ]
AO AO AO
(4.8)
A partir da equação 4.8, é obtida a função de transferência do integrador, a qual é

mostrada na seguinte equação:
Vout (z) AO z −1
= c1 ( )[ ] (4.9)
Vin (z) 1 + AO 1 − z −1 ( c1A+A+1
O +1
)
O
Figura 4.7: Equivalente diferencial do integrador
Como pode ser visto na equação 4.9 o ganho é alterado pelo fator AO /(AO + 1) e o
pólo do integrador foi deslocado de z = 1 à z = (c1 +AO + 1)/(AO + 1). O erro do ganho
não é importante, porém o deslocamento do pólo gera um mesmo deslocamento nos
zeros de N T F (z), sendo seu numerador expresso pela seguinte equação.
AO + 1 AO + 1 AO + 1
numN T F (z) ≃ (1 − z −1 ( ))(1 − z −1 ( ))(1 − z −1 ( ))
c1 + AO + 1 c2 + AO + 1 c3 + AO + 1
(4.10)
4.4 Ganho DC Finito dos OTAs 55
Substituindo os coeficientes c1 , c2 e c3 pelos valores da tabela 4.3, a equação 4.10

pode ser escrita como:
AO + 1 AO + 1 AO + 1
numN T F (z) ≃ (1 − z −1 ( ))(1 − z −1 ( ))(1 − z −1 ( )) (4.11)
1, 8 + AO 2, 4 + AO 2, 1 + AO
A função numN T F (z) da equação 4.11 é desenhada na figura 4.8 para diferentes va-
lores de ganhos. Um ganho baixo faz com que os zeros se aproximem do valor da
frequência de corte do filtro NTF(z), diminuindo a atenuação do ruı́do de quantização
na banda base, como pode-se ver nesta figura.
20
−20
−40
−60
Ganho(dB)
−80
−100
−120
Ao=10V/V
Ao=100V/V
−140
Ao=1000V/V
Ao=10000V/V
−160
−180
0 2 4 6 8 10 12 14 16 18
Frequencia [Hz] x 10
4
Figura 4.8: Deslocamento dos zeros de NTF(z) em função do ganho Finito
Para diminuir o efeito do erro inserido pelo deslocamento dos zeros, é necessário que
a frequência fc , frequência normalizada do maior zero, seja muito menor que a banda
do sinal. Uma expressão para fc é mostrada na equação 4.12 [2].
fs 1 fs
fc = ln(1 − )≃ (4.12)
2π AO + 1, 8 2π(AO + 1, 8)
Para fc << fb teremos que
OSR << 2π(AO + 1, 8) (4.13)
Tomando o OSR de 48, teremos que AO deverá ser muito maior do que 6. Para verificar
esta especificação de AO é apresentado na figura 4.9 o SQNR como função do ganho
DC, obtido das simulações do modelo de Simulink da figura 4.1.
120
110
100
90
SNR[dB]
80
70
60 Espec.=114dB
Ganho DC
50
0 50 100 150 200
Ganho DC [V/V]
Figura 4.9: Variação do SQNR com o Ganho DC
Como pode ser visto, na figura 4.9, o SQNR varia para ganhos próximos do 6. Porém,
para ganhos mais elevados o SNR estabiliza. Será escolhido um ganho diferencial de
100V/V (40dB) pois este valor é suficientemente grande para manter o SQNR dentro
da especificação.
4.5 Slew Rate e Largura de Banda dos OTAs
Os efeitos do Slew Rate finito combinado com uma largura de banda finita dos OTAs
pode ser interpretado como um ganho não-linear [34]. O tempo de resposta na saı́da
de um integrador é composto pelo tempo de subida, tsub , dominado pelo Slew Rate
(SR), e pelo tempo de setup, tset , dominado pela largura de banda, como pode ser
visto na figura 4.10.
Figura 4.10: Domı́nio do Slew Rate e da Largura de Banda dos OTAs

4.5 Slew Rate e Largura de Banda dos OTAs 57
Escolhemos para tset , um maior valor, tset = TS /3, devido à relação direta entre a
largura de banda e o consumo de potência. Isto será visto no seguinte capı́tulo.
O efeito do SR é analisado na fase Φ1 do circuito da figura 4.7. A resposta no tempo

para um sinal de entrada V1 será expressa pela seguinte equação.
−t
Vout (t) = Vout (nTS − TS ) + αV1 (1 − e τ ) (4.14)
onde V1 = Vin (nTS − TS /2), α representa os erros de casamento e ganho finito, τ =

1/(2πfT ) é a constante de integração, sendo fT a frequência de ganho unitário. O
valor da inclinação atinge seu máximo quando t = 0, sendo:
d Vs
Vout (t)|t=0 = α (4.15)
dt τ
Aqui devemos considerar dois casos:
• Quando o valor da equação 4.15 é menor que o SR, não há limitação, e Vout
mantém o comportamento descrito pela equação 4.14.
• Quando o valor da equação 4.15 é maior que o SR e t < tslew (tslew é o in-
tervalo da região SR, figura 4.10), Vout é dependente linearmente do SR. As-
sumindo tslew < TS , o comportamento de Vout é determinado pelas seguintes
equações[34]:
t < tslew , Vout (t) = Vout (nTS − TS ) + SRt (4.16)
tslew −t
t > tslew , Vout (tslew ) = (αV1 − SRtslew )(1 − e− τ ) (4.17)
Impondo uma condição de continuidade nas derivadas em 4.16 e 4.17, temos :
αV1
tslew = −τ (4.18)
SR
As equações e condições mencionadas anteriormente são implementadas nos mode-

los dos integradores em Simulink. Para obter a especificação do SR, o modelo em
Simulink da figura 4.1 será simulado aplicando um sinal senoidal de amplitude 0,5
V na entrada e um SR grande em cada integrador. Desta forma os sinais obtidos na
saı́da de cada estágio do modelo não serão limitados pelo SR. Os sinais nas saı́das
de cada estágio são mostradas na figura 4.11.
0.4
X4
X1
X2
X3
Y
0.3 IN
0.2
X4,X1,X2,X3,Y,IN(V)
0.1
−0.1
−0.2
−0.3
−0.4
0 50 100 150
Número de Amostras
Figura 4.11: Saı́das Single-Ended dos estágios do modulador Sigma-Delta em

Simulink
Na figura 4.11 IN é a entrada senoidal do modelo em Simulink. X1, X2, X3 e X4

são os sinais na saı́da dos integradores e do somador analógico, e Y é a saı́da do
modulador. Conhecendo X1, X2, X3 e X4, pode-se obter o SR dos integradores e do
somador utilizando a equação 4.19
max{VXi (n) − VXi (n − 1)}

SR = | | (4.19)
TS /6
onde VXi (n) é a tensão amostrada no perı́odo n de Xi e a função max{∆V } calcula o

máximo valor de ∆V num perı́odo do sinal de entrada. Adicionalmente com os valores
de X1, X2, X3 e X4 pode-se obter a máxima excursão na saı́da dos integradores e do
somador. Os resultados da máxima diferença de amplitudes entre dois perı́odos dos
OTAs (max{VXi (n) − VXi (n − 1)}), SR e máxima excursão de saı́da dos integradores
e do somador analógico obtidos das simulações em Simulink são listados na tabela
4.5 Slew Rate e Largura de Banda dos OTAs 59
4.4 .
Tabela 4.4: Máxima diferença de amplitudes, SR e excursão de saı́da diferencial nos
OTA’s dos integradores e do somador
OT A |max{VXi (n) − VXi (n − 1)}| SR Excursão de Saı́da
OT A 1 304mV 3, 65V /µs 200mV
OT A 2 233mV 2, 8V /µs 200mV
OT A 3 165mV 2, 0V /µs 200mV
OT A 4 603mV 7, 24V /µs 800mV
Para ver os efeitos de um SR baixo é simulado novamente o modelo em Simulink com

três SR diferentes para o OTA 1 : 3, 6V /µs (SR especificado), 0, 9V /µs e 0, 225V /µs.
Os espectros em frequência para os três valores de SR é mostrado na figura 4.12.
0
SNR = 114.9dB SR=3.60V/us
SNR = 113.8dB SR=0.90V/us
−20 SNR = 40.9dB SR=0.225V/us
−40
−60
SQNR[dB]
−80
−100
−120
−140
−160
−180
0 2 4 6 8 10 12
frequencia[Hz] x 10
4
Figura 4.12: SQNR versus frequência para diferentes valores de Slew Rate
Da figura 4.12 pode-se concluir que SRs baixos reduzem o SQN R e a linearidade do
modulador Sigma-Delta.
O fT pode ser obtido a partir da expressão de τ (constante de integração do OTA)

mostrada na equação 4.20 [1].
1
τ= (4.20)
2πfT
Para determinar τ é necessário conhecer o erro requerido no tempo de setup, erro,

de cada OTA. O erro pode-se definir como a diferença entre a entrada e saı́da de um
integrador de ganho um no final da fase de integração (TS /2 da figura 4.10). O tempo

de setup é igual a TS /3, o qual é a diferença entre o tempo de Slew Rate e a metade
do perı́odo. A expressão de τ em função do erro é mostrada na equação 4.21.
−TS
τ= (4.21)
3ln(erro)
Substituindo 4.21 na equação 4.20 podemos obter wT em função de TS :
−3ln(erro)
wT = (4.22)
TS
Dividindo a equação 4.22 por 2π é obtido fT na equação 4.23.
−3ln(erro)
fT = (4.23)
2πTS
Na tabela 4.5 é mostrado o fT das quatro OTAs e o erro correspondente a cada

estágio. O erro é maior para as OTAs 2, 3 e 4 porque nessas OTAs atua a técnica
de formatação de ruı́do.
Tabela 4.5: fT dos OTAs

OT A fT [M Hz] Erro
OT A 1 12, 14 2e−6
OT A 2 9, 94 30e−6
OT A 3 9, 94 30e−6
OT A 4 9, 28 60e−6
4.6 Ruı́do do Modulador Sigma-Delta
Da análise no Apêndice A pode-se deduzir que os dois primeiros estágios tem a maior
contribuição de ruı́do na saı́da. É por isto que é designada uma contribuição de 90%
2 2
de et,f,k , para o ruı́do do primeiro estágio referido à saı́da, N1O . Para o N2O é asignado
uma contribuição de 10% de et,f,k .
Um parâmetro importante para o projeto dos OTAs é a capacitância de carga do inte-

grador de entrada. Este parâmetro é calculado a partir do gráfico da potência de ruı́do
2
na saı́da de forma diferencial, 2N1O versus o valor da capacitância C2, como é visto
2
na figura 4.13. O valor de N1O,A (potência de ruı́do do Amplificador referido à saı́da
4.6 Ruı́do do Modulador Sigma-Delta 61
2
da fonte i) do OTA será fixado em 10% de N1O , sendo este valor em RMS igual do que
2, 29µV . Este valor de ruı́do é muito baixo e para obtê-lo será necessário utilizar a
técnica de Chopper.
22
N1O,R
20 Ruído kT/C especificado=6,68µVRMS
18
Ruído [µVRMS]
16
14
12
10
2
0 10 20 30 40 50 60
C2[pF]
Figura 4.13: Relação entre o Ruı́do RMS do primeiro estágio e a capacitância de
carga na entrada
Na figura 4.13, a linha continua representa o ruı́do referido á saı́da do primeiro estágio
e a curva tracejada representa o valor RMS especificado. Desta figura, pode-se
deduzir que a capacitância C2 deve ser maior do que 10pF para não superar a
especificação de ruı́do.
No segundo estágio é preferı́vel não utilizar a técnica de Chopper para não aumentar
a área e complexidade do sistema, além disso porque o ruı́do desse estágio é filtrado
pela função de transferência N T F2o (z), o qual é um filtro passa-alta. Por esta razão,
neste caso será fixada a capacitância C3 = 2, 5pF (Cu3 = 0, 25pF ) para obter um ruı́do
kT /C de 0, 27µVRM S . A figura 4.14 mostra o ruı́do referido à saı́da em função do ruı́do
referido à entrada.
Como pode ser visto na figura anterior o ruı́do do segundo OTA deve ser de 30µ V rms
na banda de 20Hz − 20KHz para poder atingir a especificação de ruı́do no segundo
estágio (tabela 4.2). Como as funções de transferência do terceiro estágio, N T F3o (z),
e quarto estágio, N T F4o (z), são filtros de segunda e terceira ordem, suas contribuições
podem ser altas. Por está razão, serão fixadas capacitâncias unitárias de 125f F para
N20,A(Vn,A )
2
Especificação de N20,A (2,8µ VRMS)

5
N20,A [µ VRMS]
4
0
0 10 20 30 40 50 60 70 80
Vn,A [µ VRMS]
2
Figura 4.14: Relação entre o Ruı́do RMS do OTA do segundo estágio referido à
saı́da e o ruı́do RMS do OTA do segundo estágio referido à sua entrada
Cu4 e 80f F para Cu1 (valor mı́nimo da tecnologia IBM 0, 18µm). O ruı́do do terceiro
OTA será especificado igual ao ruı́do do segundo OTA, 30µVRM S , e o ruı́do no OTA
do somador será especificado igual ao dobro, 60µVRM S . Estas especificações são
listadas na tabela 4.6.
Tabela 4.6: Especificações de Ruı́do

Fonte Capacitor Capacitor Vn,A
U nitário de integração
Vn1 1pF 10pF 2, 2µV
Vn2 0, 25pF 2, 5pF 30µV
Vn3 0, 125pF 1, 25pF 30µV
Vn4 80f F 0, 8pF 60µV
4.7 Especificações do Quantizador
O quantizador é basicamente um ADC na taxa de amostragem de Nyquist (Capı́tulo 1).

Neste tipo de conversores a função de transferência entrada versus saı́da é fundamen-
tal para medir seu desempenho. As especificações obtidas da função de transferência
entrada versus saı́da são chamadas de especificações estáticas, sendo as mais im-
portantes o Of f set, o erro de ganho, o DNL, o INL e o ENOB. Estas especificações
4.7 Especificações do Quantizador 63
serão explicadas a seguir tendo em consideração que o valor máximo para o INL e o
DNL devem ser menor do que LSB/2 (VF S /25 ). Considerando uma excursão de 2V,
uma resolução de 4 bits, teremos que LSB/2 = 62, 5mV .
4.7.1 Of f set
O Of f set num ADC pode ser definido como [1]:
V0...01 1
Eof f = { − }LSB (4.24)
∆ 2
onde Vk é a tensão de transição entre os códigos sucessivos k − 1 e k.
4.7.2 Erro de Ganho
O erro de ganho é definido como a diferença entre a curva ideal e a curva real. Para
um ADC, o erro de ganho, Eganho (em unidades de LSBs), é dado pela equação 4.25
[1].
V1...1 V0...01
Eganho = − − (2N − 2) (4.25)
∆ ∆
4.7.3 DNL
O DNL mede a diferença entre a largura de passo de um conversor real, ∆r, e a

largura de passo ideal, ∆, após eliminar o Of f set e o erro de ganho [1]. A largura do
passo analógico para o código k pode ser escrito como ∆r(k) = (Vk+1 − Vk ). O DNL
para cada código é definido pela equação 4.26 [2].
∆r(k) − ∆
DN L(k) = (4.26)
∆
4.7.4 INL
Após remover o Of f set e o erro de ganho, o INL mede o desvio da curva real do
conversor com respeito à curva ideal do conversor. Num ADC, o INL é definido pela
equação 4.27.
Vk − Vik
IN L(k) = (4.27)
∆
Na equação 4.27, Vik é o ponto de transição ideal do conversor.

65
5 Projeto Analógico dos blocos

básicos do Modulador
Sigma-Delta e Resultados
OTAs compõem os blocos básicos do conversor Sigma-Delta: três OTAs são utilizadas
nos integradores; um OTA é utilizado no circuito somador de saı́da e dezesseis OTAs
são utilizados no conversor A/D de quatro bits. Estes OTAs serão projetados utilizando
a metodologia gm/ID . Nesta metodologia, todos os parâmetros de projeto são colo-
cados em função do parâmetro gm/ID [36] [37]. O parâmetro gm/ID (tecnologia de
0, 18µm) varia entre 0 e 30, definindo as regiões de inversão do transistor neste inter-
valo. Para obter as curvas gm/ID versus VGS , são extraı́das as correntes de saturação
das curvas ID versus VDS para diferentes VGS (de 0V até 1,8V). Derivando ID com
respeito a VGS é obtido um gm para cada VGS . O gm é dividido por ID , formando as
curvas da figura 5.1 [38].
35 30
30
25
25
20
20
gm/ID
gm/ID
15
15 Inversão Inversão
Fraca Moderada Inversão
Inversão Inversão Inversão Forte
Fraca Moderada Forte 10
10
5
5
0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
VGS[V] VGS[V]
a) Transistor tipo-P b) Transistor tipo-N

Figura 5.1: gm/ID vs VGS para cada transistor nas três regiões de inversão para
|V T HP | = 420mV e |V T HN | = 355mV
Na figura 5.1 é mostrado o gm/ID em função da tensão VGS . Nesta figura também
são mostradas as regiões de inversão fraca, forte e moderada para os dois tipos de
66 5 Projeto Analógico dos blocos básicos do Modulador Sigma-Delta e Resultados
transistores MOS. A região de inversão fraca é definida para a faixa, 0V > VGS −
VT HP (N ) ; a região de inversão moderada é definida para a faixa 0V < VGS − VT HP (N ) <
0, 1V e a região de inversão forte é definida para uma faixa, 0, 1V < VGS − VT HP (N ) <
1, 8V . Com ajuda da figura 5.1 podem ser obtida as tensões VGS dos transistores. O
parâmetro gm/ID também pode ser representado em função da corrente normalizada
(ID /(W/L)), como é mostrado na figura 5.2.
30
tipo−N
tipo−P
25
20
gm/ID
15
10
0
−12 −10 −8 −6 −4 −2
10 10 10 10 10 10
ID/(W/L)
Figura 5.2: gm/Id vs ID /(W/L) dos transistores tipo-P e tipo-N
Da figura 5.2, pode-se deduzir que sabendo o gm/ID , pode-se obter ou a corrente de
saturação do transistor ou as dimensões do transistor. A metodologia gm/ID será utili-
zada para projetar os OTA do modulador considerando um baixo consumo de potência.
5.1 Arquitetura do OTA dos integradores e do somador

analógico
Na literatura são apresentadas uma infinidade de arquiteturas de OTAs, sendo a ar-

quitetura de OTA-Miller a de melhor compromisso entre potência, ruı́do e ganho DC
[32]. Esta arquitetura será utilizada nos o OTA dos integradores (OTA 1, OTA 2, OTA 3)
e no OTA do somador (OTA 4). A estrutura totalmente diferencial para esta arquitetura
é mostrada na figura 5.3.
O amplificador é composto de dois estágios. O primeiro estágio composto pelos tran-

sistores M1 , M2 , M3 , M4 e M5 , é um amplificador diferencial e o segundo estágio
5.1 Arquitetura do OTA dos integradores e do somador analógico 67
composto pelos transistores M6 , M7 , M8 e M9 , é um amplificador fonte comum. A re-

sistência RC e o capacitor CC conectados entre a saı́da do primeiro estágio e a saı́da
do segundo estágio são utilizados para compensar o amplificador. Em amplificadores
totalmente diferenciais ao adicionar uma realimentação, a tensão de modo comum na
saı́da não fica definida com precisão, devido a que o ganho de modo comum resul-
tante é baixo. Sem um controle apropriado a tensão de modo comum da saı́da tende
para VDD ou GND devido a variações de processo e da tensão de alimentação, ao ca-
samento entre transistores, etc. Por esta razão um circuito de realimentação de modo
comum (CMFB-Common M ode F eedback) é necessário[39]. No caso do OTA-Miller, o
qual tem dois estágios, é necessário utilizar um circuito de CMFB para cada estágio
[31]. A tensão de modo comum na saı́da do primeiro estágio será fixada de acordo
com o nı́vel DC especificado pelo projeto e a tensão de modo comum na saı́da do
segundo estágio será fixada na tensão de modo comum do modulador, VC = 0, 6V .
Figura 5.3: Estrutura Diferencial do OTA Miller
Na figura 5.3, VC1 é a tensão de modo comum do primeiro estágio, VB1 e VB2 são
as tensões de polarização das estruturas de CMFB. Estas tensões são geradas pelo
circuito de polarização.
Nas seguintes secções será explicado o CM F B, e feitas as análises AC e DC do OTA.

Com a ajuda destas análises serão projetados os OTA 1, OTA 2, OTA 3 e OTA 4.
5.1.1 Realimentação de Modo Comum (CMFB)
O Circuito de Realimentação de Modo Comum é composto basicamente de um circuito

que mede a tensão de modo comum na saı́da e um amplificador-comparador, como
indicado de forma simplificada na figura 5.4. Nesta figura, a tensão medida é VCM F B1 .
Este sinal é amplificado pelo amplificador-comparador, realimentando o modo comum
da saı́da. No estado estável a diferença entre a tensão em modo comum de saı́da e
VC é aproximadamente zero [39].
Figura 5.4: Circuito de Realimentação de Modo Comum
O projeto do CMFB é um desafio, já que é necessário:
• Minimizar as capacitâncias parasitas do laço de realimentação de modo comum.
• Garantir um SR e fT maiores que os especificados para o OTA.
• Obter um ganho de laço de realimentação de modo comum alto para garantir

uma boa precisão na tensão de modo comum na saı́da.
Como o OTA é parte de um circuito chaveado, é recomendável projetar um SC-CMFB,

(CMFB com capacitores chaveados), o qual tem como vantagens uma boa lineari-
dade e capacitâncias parasitas baixas. Como desvantagens, esta topologia acres-
centa injeção de carga e carga capacitiva na saı́da.
A topologia SC-CMFB é mostrada na figura 5.5. Este circuito tem duas fases de
operação: na fase Φ1 os capacitores C1 armazenam a tensão VC − VB1 ; na fase Φ2 a
Figura 5.5: Circuito de Realimentação de Modo Comum implementado com

Capacitores Chaveados (SC-CMFB)
tensão VC − VB1 armazenada em C1 é transferida para os capacitores C2 , os quais são

conectadas nos nós VO+ , VO− (Figura 5.3) e VCM F B1 . A tensão VCM F B1 é amplificada
pelos transistores M3 , M4 , M9 e M6 da figura 5.3, os quais atuam como amplificado-
res de fonte comum. Um dos desafios no projeto de um SC-CMFB é diminuir o erro
entre o modo comum e a tensão de referência, o qual é inversamente proporcional à
capacitância C1 , por outro lado aumentar C1 não é uma boa solução pois tem a ne-
cessidade de projetar transistores maiores nas chaves, o qual aumentam a injeção de
carga no sistema. Por esta razão é necessário escolher um tamanho de capacitor con-
veniente para não aumentar a injeção de carga. Outro desafio é diminuir o tempo de
start-up (tempo para estabilizar o modo comum), que é otimizado fazendo C1 >> C2 .
Neste tipo de topologias a razão entre os valores C1 e C2 normalmente escolhida é de
quatro ou cinco [40].
Para diminuir o tempo de start-up do sistema sem aumentar a injeção de carga das
chaves, pode-se utilizar a topologia de carga simétrica mostrada na figura 5.6. Neste
tipo de topologia a razão entre C1 e C2 pode ser projetada entre 5 e 10. Isto faz com
que o tempo de start-up do circuito CM F B seja reduzido [39]. Para diminuir o efeito
da injeção de carga as chaves serão projetadas com dimensões mı́nimas.
Figura 5.6: Sensor de Modo Comum com capacitores chaveados de carga simétrica
5.1.2 Projeto do OTA Miller
Para projetar o OTA Miller, o bloco básico mais utilizado no modulador Sigma-Delta,
é necessário primeiramente polarizar todos os transistores de forma que fiquem em
saturação e em uma região especifica de inversão. Por um lado, para manter os
transistores em saturação é necessário assegurar que a tensão de overdrive, VGS -
VT H , seja menor do que a tensão VDS − 0, 1V . Por outro lado, para fixar a região
de inversão de cada transistor é necessário obter as expressões dos parâmetros de
projeto em função do gm/ID .
O primeiro parâmetro a ser analisado é a tensão de offset referido à entrada Vof f . A

tensão de of f set depende do descasamento entre transistores idênticos dentro do
circuito. As maiores contribuições de of f set são fornecidas pelos transistores do pri-
meiro estágio. Isto é devido às tensões de of f set do segundo estágio serem divididas
pelo ganho do primeiro estágio, diminuindo seu efeito quando referida na entrada do
primeiro estágio. Para obter a expressão da tensão de Of f set referido à entrada é
analisado o circuito da figura 5.7.
Figura 5.7: Fontes de Offset do OTA diferencial

Na figura 5.7 é considerado que as tensões de porta dos transistores do mesmo tipo
estão polarizadas na mesma tensão DC (Vc e Vb1), porém os transistores apresentam
variações nas dimensões e nos parâmetros de processo (VT H ,µO , COX ). Por isto, duas
fontes de tensão, ∆VO1 e ∆VO2 , são adicionadas ao circuito para garantir a igualdade
entre as correntes de saturação ID1 = ID2 e ID3 = ID4 . A corrente de saturação
é expressa de acordo com o nı́vel de inversão. Em fraca inversão, a equação da
corrente de saturação é a seguinte:
VGS − VT HP (N )
ID = IS e nk UT (5.1)
onde IS = 2nk βP (N ) UT2 , UT = kT /q (26 mV à 300◦ K) e nk é o fator de inclinação

para fraca inversão. Utilizando a equação em fraca inversão dos transistores M1 e M2
pode-se obter uma expressão para a tensão ∆VO1 :
1 βP 1
∆VO1 = VGS1 − VGS2 = ln( ) + VT HP 1 − VT HP 2 (5.2)
nUT βP 2
Chamemos VT HP 1 − VT HP 2 de ∆VT HP e βP 1 − βP 2 de ∆(βP ). Teremos então:
1 ∆βP
∆VO1 = ln(1 + ) − ∆VT HP (5.3)
nUT βP
Assumindo ∆βP /βP << 1, e notando que para x << 1, se cumpre ln(1 + x) = x,
podemos reduzir a expressão 5.3 para:
1 ∆βP
∆VO1 = − ∆VT HP (5.4)
nUT βP
1
Substituindo gm1 /ID1 = (para fraca inversão), nós temos:
nUT
∆βP /βP
∆VO1 = − ∆VT HP (5.5)
gm1 /ID1
Para forte inversão é utilizada a equação de segunda ordem da corrente dos transis-
tores M1 e M2 em forte inversão pode-se obter uma expressão para a tensão ∆VO1 :
s s
2ID1 2ID1
∆VO1 = VGS1 − VGS2 = + VT H1 − − VT H2 (5.6)
µp COX ( W )
L 1
µp COX ( W )
L 2
Chamando ∆VT HP e ∆(βP ) como antes, teremos:
s s
2ID1 1
∆VO1 = [1 − ] + ∆VT HP (5.7)
βP 1 + ∆β
βP
P
√
Assumindo ∆βP /βP << 1, e notando que para x << 1, se cumpre 1+x∼
= 1 + x/2 e
√ −1
1+x ∼ = 1 − x/2, podemos reduzir a expressão 5.7 para:
s
2ID1 ∆βP
∆VO1 = [ ] − ∆VT HP (5.8)
βP 2βP
q
ID1
Substituindo gm1 /ID1 = 2βP
(para forte inversão), nós temos:
∆βP /βP
∆VO1 = − ∆VT HP (5.9)
gm1 /ID1
Das equações 5.5 e 5.9 pode-se concluir que para fraca inversão e forte inversão,
a ∆VO1 tem a mesma relação. Considerando as variações de βP e VT HN (P ) como
variáveis randômicas independentes, o desvio padrão de VO1 será:
2 σ 2 (∆βP /βP )
σ (∆VO1 ) = 2
+ σ 2 (∆VT HP ) (5.10)
(gm1 /ID1 )
De forma equivalente é possı́vel determinar σ 2 (∆VO2 ), que é igual a:
σ 2 (∆βN /βN )
σ 2 (∆VO2 ) = + σ 2 (∆VT HN ) (5.11)
(gm3 /ID3 )2
Ao referir ∆VO2 à entrada do OTA, a equação 5.11 fica multiplicada pelo fator gm23 /gm21 .
Portanto a variança da tensão de offset referida à entrada, σ 2 (∆Vof f ), em função de
gm/ID e das variações de processo dos transistores é dada pela equação 5.12.
σ 2 (∆βN /βN ) gm3 /ID3 2 σ 2 (∆βP /βP )

σ 2 (∆Vof f ) = [ + σ)2
(∆VT HN ]( ) + + σ 2 (∆VT HP )
(gm3 /ID3 )2 gm1 /ID1 (gm1 /ID1 )2
(5.12)
Da equação 5.12 pode-se deduzir que o valor de gm1 /ID1 e gm3 /ID3 devem ser altos
para diminuir Vof f . Isto é conseguido projetando estes transistores perto da região de
inversão fraca.
A variação de parâmetros de processo e dimensões também pode gerar erros na

cópia dos espelhos de corrente. Da referência [31] é derivada a expressão 5.13 para
o desvio padrão da corrente em fraca e forte inversão, σ 2 ( ∆I
I
), para um espelho de
corrente com transistores tipo-P.
∆I
σ2( ) = σ 2 (∆βP /βP ) + σ 2 (∆VT HP )(gm5 /ID5 )2 (5.13)
I
Da equação 5.13 pode-se deduzir que o valor de gm5 /ID5 deve ser baixo para reduzir
a variação na cópia da corrente. É por isto que os transistores que funcionam como
espelhos de corrente (M5 , M6 e M9 ) devem ser projetados perto da região de inversão
forte. Na tabela 5.1 são resumidos as regiões de inversão dos transistores dos OTAs
recomendadas para minimizar o of f set de tensão e de corrente.
Tabela 5.1: Regiões de Inversão recomendadas dos transistores do OTA Miller

T ransistores Região de Inversão
M1 , M 2 F raca, M oderada
M 3 , M4 , M 7 , M8 F raca, M oderada
M 5 , M 6 , M9 F orte, M oderada
Da tabela 5.1 podemos obter as faixas de gm/ID para cada transistor. Porém, não se
tem os valores exatos de gm/ID de cada transistor. Para evitar a tensão de of f set
sistemático, os espelhos de corrente M5 , M6 e M9 , figura 5.3, devem ter o mesmo
VGS [1]. O mesmo deve ocorrer para os transistores M3 , M4 , M7 e M8 . Utilizando as
condições de saturação e inversão forte estabelecidas neste capı́tulo, VG5 (tensão de
porta do transistor M5) pode ser limitado pela desigualdade 5.14.
VDD − VT HP − 0, 15 > VG5 > max{VOU T,max − VT HP , VP − VT HP } (5.14)
onde VP é a tensão de dreno do transistor M5 . Para obter este valor é necessário saber
o gm/ID dos transistores M1 e M2 . Este parâmetro pode ser obtido das funções do
SR e fT (especificados na seção 4.5), considerando um baixo consumo de corrente.
Existem dois tipos de SR, o SR positivo (SR+ ) e o SR negativo (SR− ). Nesta topologia
estes SRs podem ser expressos pelas equações 5.15 e 5.16.
2ID2 ID6 − ID7 − ID1

SR+ = min[ , ] (5.15)
Cc CL
2ID1 ID7 − ID1

SR− = min[ , ] (5.16)
Cc CL
onde CL é a capacitância de carga do OTA e IDi é a corrente do transistor Mi .
Neste tipo de topologia CC ≈ CL , ID7 >> ID1 e ID6 >> ID1 . Assim SR ∼
= SR+ ∼
=
2I D1
SR− = e a corrente ID1 pode ser expressa como:
Cc
CcSR
ID1 = (5.17)
2
O fT , para esta topologia é dado pela equação 5.18 [1].
gm1
fT = (5.18)
2πCC
Da equação 5.18 pode-se obter a corrente ID1 em função do fT . Esta expressão é

mostrada na equação 5.19.
2πCC fT
ID1 = (5.19)
gm1 /ID1
Para determinar o menor valor de ID1 devem ser comparadas as curvas das equações
5.17 e 5.19. Para isto serão utilizados os valores especificados para o SR (3, 65V /µs)
e para o fT (12, 1M Hz) e gm1 /ID1 é variado entre 0 e 30. Como CC é diretamente
proporcional às duas expressões de ID1 , pode-se escolher um valor arbitrário de CC =
12pF . Na figura 5.8 são mostradas duas curvas ID1 versus gm1 /ID1 , uma para SR =
3, 65V /µs e outra para fT = 12, 1M Hz.
Como pode ser visto na figura 5.8, a curva do fT sempre é maior que a curva para
SR, em consequência, o gm1 /ID1 pode tomar qualquer valor entre zero e trinta. Como
a curva do fT não intercepta a curva do SR pode-se dizer que o OTA não é limitada
pelo SR.
Da análise anterior pode-se obter o limite de gm1 /ID1 dos transistores M1 e M2 .

Porém, para obter o valor do gm1 /ID1 ainda é necessário conhecer os limites de esta-
bilidade. Um parâmetro importante para verificar a estabilidade é a Margem de Fase
(M F ). Este parâmetro pode ser aproximado pela seguinte expressão [1]:
wt
MF ∼
= 90 − tg −1 ( ) (5.20)
weq
−3
x 10
1
SR=3,65V/µ s
fT=12,1MHz
0.9
0.8
0.7
0.6
ID1(A)
0.5
0.4
0.3
0.2
0.1
0
0 5 10 15 20 25 30
gm /I
1 D1
Figura 5.8: Obtenção do limite de ID1 do OTA 1 em função do gm1 /ID1
onde wt é a frequência unitária de laço aberto; a frequência weq é a frequência do pólo

que modela os pólos de frequências altas e é dado pela equação [1]:
m m
1 X 1 X 1
= − (5.21)
weq i=2
wpi i=1
wzi
onde wpi é a frequência do i-ésimo pólo, wzi é a frequência do i-ésimo zero e wp1 <
wp2 < ... < wpn .
Considerando que o segundo pólo, wp2 , é bem menor que os outros pólos e zeros,
podemos aproximar weq a wp2 . Assim a margem de fase pode ser expressa como:
wt
MF ∼
= 90 − tg −1 ( ) (5.22)
wp2
Para que o OTA fique estável, o M F deve ser de pelo menos 60◦ , porém considerando
as variações de processo, é prudente fazer o M F superior a 80◦ . Isto pode ser conse-
guido colocando o pólo wp2 em uma frequência pelo menos 10 vezes maior do que a
frequência wt .
Na topologia do OTA Miller, considerando Rc = 0 o segundo pólo dominante, wp2 pode

ser expresso como:
−gm7
wp2 = (5.23)
CL
onde gmi é a transconductancia do transistor Mi . A partir da equação 5.23 pode-se

construir a expressão 5.24 para a corrente ID7 que dependa da variável de projeto
gm7 /ID7
wp2 CL
ID7 = (5.24)
(gm7 /ID7 )
A partir da equação 5.24 pode-se obter as curvas da figura 5.9 variando gm7 /ID7 entre
0 e 30 e fixando wp2 = 10wt .
−3
x 10
6
OTA1
OTA2
OTA3
OTA4
4
ID7[A]
0
0 5 10 15 20 25 30
gm7/ID7
Figura 5.9: Relação entre ID7 e gm7 /ID7 para as quatro OTAs
Como pode ser deduzido da equação 5.24 e da figura 5.9, a corrente ID7 é inversa-
mente proporcional a gm7 /ID7 . Para minimizar ID7 , a maior corrente dos estágios do
OTA, tem que ser escolhidos valores altos de gm7 /ID7 , inversão fraca. Porém, altos
valores de gm7 /ID7 implicam em dimensões dos transistores enormes, consequente-
mente, capacitâncias de saı́da altas. Por este motivo, o valor de gm7 /ID7 é conveni-
entemente ajustado para cada OTA. Os transistores M3 e M4 serão projetados com
o mesmo gm/ID do transistor M7 para assegurar uma tensão de of f set sistemático
baixa.
Para diminuir o consumo de corrente sem aumentar descasamento nos espelhos de

corrente é necessário que o fator de cópia dos transistores seja três como máximo.
Portanto, será fixado a seguinte relação entre as correntes do OTA.
ID7 = 3ID5 = 6ID1 (5.25)
Do valor de ID1 e com a ajuda da análise da figura 5.8 pode-se obter gm1 /ID1 e a
tensão VP . Por último, o capacitor de compensação CC pode ser obtido a partir da
expressão 5.26.
10(gm1 /ID1 )CL ID1

< CC < (5.26)
3(gm7 /ID7 ) SR
Os valores de gm1 /ID1 , ID5 , CC , VP , gm5 /ID5 , VG5 , ID7 , gm7 /ID7 , VGS7 obtidos para
cada OTA são listados na tabela 5.2.
Tabela 5.2: Dados obtidos no projeto dos OTA

OT A gm1 /ID1 ID5 VP gm5 /ID5 VG5 ID7 gm7 /ID7 VGS7
[V −1 ] [µA] [V ] [V −1 ] [V ] [µA] [V −1 ] [mV ]
OT A 1 20 90 0, 97 6 1, 1 270 20 370
OT A 2 22, 5 25 0, 9 6 1, 1 75 22, 5 300
OT A 3 24 15 0, 87 6 1, 1 45 24 270
OT A 4 24 20 0, 87 6 1, 1 60 24 270
Na tabela 5.2 o OTA 4 tem um gm1 /ID1 reduzido devido a sua limitação de Slew Rate.
A partir dos parâmetros da tabela anterior pode-se achar as dimensões dos transisto-
res M1 , M2 , M3 , M4 , M5 , M6 , M7 , M8 e M9 para os quatro OTAs (tabela 5.3).
Tabela 5.3: Dimensões dos transistores dos OTA 1, 2, 3 e 4

T ransistores WOT A1 LOT A1 WOT A2 LOT A2 WOT A3 LOT A3 WOT A4 LOT A4
[µm] [µm] [µm] [µm] [µm] [µm] [µm] [µm]
M1 , M 2 8x(40,5) 0, 5 32x(66,6) 0, 5 64x(22) 0, 5 64x(30) 0, 5
M3 , M 4 4x(41,25) 0, 5 6x(37,5) 0, 5 6x(48) 0, 5 6x(64) 0, 5
M8 , M 9 12x(42) 2 4x(17,3) 2 4x(2,6) 2 4x(2,4) 4
M5 4x(42) 2 12x(17,3) 2 12x(2,6) 2 12x(2,4) 4
M6 , M 7 24x(41,8) 0, 5 36x(37,5) 0, 5 36x(48) 0, 5 24x(64) 0, 5
Na análise anterior, foi considerado RC = 0. Esta condição gera um zero na função de

transferência, o qual pode ser expresso na equação 5.27:
gm7
wz = (5.27)
Cc
Este zero introduz um deslocamento de fase positiva na função de transferência

do OTA fazendo a estabilidade mais difı́cil. É possı́vel conseguir uma adequada
compensação do MF adicionando uma resistência em série com a capacitância CC .
Esta resistência gera um terceiro pólo a altas frequências e modifica o zero da equação
5.27. O terceiro pólo não tem muito efeito na resposta de frequência do OTA e o zero
será expresso como:
1
wz,RC = (5.28)
Cc (−1/gm7 + RC )
Esta expressão sugere três caminhos para reduzir o efeito do zero como é mostrado
em [1]. O primeiro caminho é fazer RC ≈ 1/gm7 o que coloca o zero no infinito. O
segundo caminho é aumentar o valor de RC de forma a deslocar o zero ao plano
esquerdo, cancelando o segundo pólo dominante. O terceiro caminho é aumentar
mais RC até o zero atingir uma frequência um pouco maior do que o wT . Para este
caso, o zero wz,RC deve satisfazer a seguinte expressão:
wz,RC = 1, 2wT (5.29)
Como wz,RC ∼
= 1/(RC CC ) e wT = gm1 /Cc, então RC deve ser escolhido de acordo com
a relação:
1
RC = (5.30)
1, 2gm1
A resistência RC é fixada utilizando um dos três caminhos de compensação apresen-

tados anteriormente (o primeiro). O valor de RC e CC para cada OTA é listado na
tabela 5.4
Tabela 5.4: Resistores e capacitâncias dos OTA 1, 2, 3 e 4

Bloco RC CC
[kΩ] [pF ]
OT A1 0, 1 10
OT A2 1, 1 4
OT A3 5 2, 1
OT A4 2, 5 3
5.2 Projeto das Chaves 79
5.2 Projeto das Chaves
A topologia de porta de transmissão complementar, mostrada na figura 3.6 C, foi es-

colhida para implementar as chaves do modulador Sigma-Delta. As chaves do mo-
dulador têm que ser projetadas para alta linearidade e baixo ruı́do. Lamentavelmente
linearidade e ruı́do tem comportamentos antagônicos, ou seja quando se aumenta a
linearidade se piora o ruı́do. Para aumentar a linearidade nas chaves, a dependência
entre o RDS,eq e a tensão de entrada deve ser reduzida, o que é possı́vel se a relação
5.31 for cumprida [31].
Figura 5.10: Portas de Transmissão e sua resposta para um degrau
WN
LN µP
= (5.31)
WP µN
LP
onde, LN e LP são os comprimentos de canal dos transistores de tipo-N e tipo-P

respectivamente; LN e LP são as larguras de canal dos transistores de tipo-N e tipo-
P respectivamente; µN e µP são as mobilidades dos transistores de tipo-N e tipo-P
respectivamente. Para determinar o valor da resistência da porta de transmissão será
utilizada a equação da carga do circuito da figura 5.10 mostrada em 5.32
−t
Vout = Vin (1 − e RDS,eq CH ) = Vin − ∆Vin (5.32)
então,
−τ
RDS,eq = (5.33)
∆Vin
CH ln( )
Vin
onde τ é o tempo de leitura igual a TS /10 e CH é a capacitância máxima que vai ser
carregada. As resistências são projetadas para um ∆Vin /Vin = 1e−6 .
Outro parâmetro importante para o projeto das chaves é a injeção de carga. Em

portas de transmissão complementares, a variação de tensão, ∆Veq , devido à injeção
de carga é expressa como:
L2N L2P
∆Veq = − (5.34)
RDS,N µN CH RDS,P µP CH
Da expressão 5.34 pode-se deduzir que quanto maiores as resistências, RDS,N e

RDS,P , menor é ∆Veq .
Levando em consideração as relações apresentadas anteriormente e através de

simulações elétricas são obtidas as dimensões dos transistores tipo-P e tipo-N. As
dimensões dos transistores, a resistência RDS,eq e a capacitância máxima a ser carre-
gada, CH , são listados na tabela 5.5
Tabela 5.5: Dimensões dos transistores das chaves do OTA

Bloco WP LP WN LN RDS,eq CH
[µm] [µm] [µm] [µm] [Ω] [pF ]
Chaves 47, 25 0, 18 12, 6 0, 18 113 8
5.3 Projeto do Comparador do Quantizador
Uma topologia dinâmica é escolhida para projetar os comparadores devido a sua ve-
locidade. Os problemas destas topologias são a alta tensão de of f set e o ruı́do de
kickback [1]. A alta tensão de of f set pode ser solucionada utilizando técnicas de
Auto − Zero [1] [41] e o ruı́do kickback pode ser solucionado com um estágio de
pre-amplificação[1]. É por isto que é escolhido um comparador chaveado com cance-
lamento da tensão de offset e com um Latch na saı́da, sendo sua versão diferencial
mostrada na figura 5.11.
As fases Φ1 , Φ2 , Φ1d e Φ2d foram mostradas na figura 3.12. A estrutura mostrada na

figura 5.11 baseia-se em [7] e [1], trabalha em duas fases e pode ser explicada utili-
zando a estrutura single − ended da figura 5.12. Na primeira fase, também chamada
de amostragem [7], as chaves controladas por Φ2 e Φ2d são fechadas fazendo que o
sinal de entrada e a tensão de Of f set de entrada sejam armazenadas nos capaci-
tores entrada. Na segunda fase, também chamada fase de comparação, as chaves
5.3 Projeto do Comparador do Quantizador 81
Figura 5.11: Topologia de um comparador chaveado com cancelamento de offset
controladas por Φ1 e Φ1d são fechadas e a diferença entre a tensão armazenada no

capacitor de entrada e a tensão VREF H < nq > seja amplificada pelo comparador C0.
Figura 5.12: Fases do comparador chaveado com técnica de cancelamento de offset
Na comparação as duas saı́das do Latch vão para V DD. Na fase de amostragem as

saı́das do Latch são complementares e vão para V DD ou GN D dependendo do valor
do sinal de entrada.
O primeiro parâmetro a projetar será a capacitância de amostragem do comparador,

Ccomp . Para determinar o valor de Ccomp será utilizada a equação de carga do capacitor
para a fase de amostragem, onde o capacitor é carregado na tensão Vin .
−t
VCcomp = Vin (1 − e RDS,eq Ccomp ) (5.35)
Normalmente é esperado que o capacitor seja carregado num tempo menor do que
TS /2, mas neste caso será escolhido um tempo igual a TS /10. Desta forma a capa-
citância Ccomp pode ser calculada utilizando a expressão da equação 5.36.
−TS /6
Ccomp < (5.36)
RDS,eq ln(erro)
Na equação 5.36, o erro é a diferença entre a tensão de entrada, Vin , e a tensão de

carga, VCcomp . Para um erro = 1e−6 e uma resistência RDS,eq = 113Ω, a capacitância
Ccomp deve ser menor que 16pF . Para este projeto será escolhida uma capacitância
de 0, 5pF , para diminuir a carga equivalente referida na saı́da do comparador.
A principal especificação do quantizador é o ruı́do de quantização eq . O valor do

ruı́do de quantização é igual a VF S /2n+1 , onde n é o número de bits do quantiza-
dor. O ruı́do de quantização é composto pelo erro das tensões de referências devido
ao descasamento dos resistores, ∆Vmis , e pela tensão de of f set dos comparadores,
Vof f,Comp . O ∆Vmis depende do tipo de resistor que é escolhido para a rede resis-
tiva e será obtido através de simulações de Monte-Carlo. Neste projeto será utilizada
uma resistência RR Poly-Silicio pois eles apresentam a maior resistência por área na
tecnologia, 1600Ω/quadrado.
5.3.1 Projeto do OTA do Comparador
O par diferencial com transistores de carga em configuração de diodo da figura 5.13

será utilizado como o OTA do comparador dinâmico da figura 5.11. Esta arquitetura foi
escolhida pelo seu baixo consumo de potência e pela velocidade na comparação.
Figura 5.13: Esquemático do Comparador
O OTA do comparador funciona numa fase como comparador (laço aberto) e na outra
5.3 Projeto do Comparador do Quantizador 83
fase como amplificador (laço fechado). Na fase de laço aberto deve-se garantir que
o tempo de setup do OTA do comparador, tstb , fixado em TS /3, seja menor que a
constante de tempo do OTA, τ = 2π/f−3dB,C , onde f−3dB,C é a frequência de corte do
comparador. Neste caso f−3dB,C deve ser menor do que 3, 76M Hz.
Na fase de laço fechado, a frequência de ganho unitário do OTA do comparador, fT,C , é

determinado pela equação 4.22. Para o caso do comparador, βf = 1 e o erro = 1e−6 ,
portanto, fT,C deve ser maior do que 14M Hz. Para obter as expressões de f−3dB,C
e fT,C será realizada uma análise AC do OTA utilizando o modelo em pequeno sinal
A função de transferência obtida do modelo em pequeno sinais é mostrado na equação

5.37:
VOU T −gm1 (RDS,P 1 //RDS,N 3 //(1/gm3 ))[1 − sCGD1 /gm1 ]

= (5.37)
VIN 1 + s(CGD1 + CGS3 + CL )RDS,P 1 //RDS,N 3 //(1/gm3 )
Figura 5.14: Modelo em pequeno sinal do Comparador Completamente Diferencial
Da equação 5.37 podem ser obtidos w−3dB,C = 2πf−3dB,C , wT,C = 2πfT,C e o ganho
DC, AO,C , expressos em 5.38, 5.39 e 5.40 respectivamente.
1
w−3dB,C = (5.38)
(CGD1 + CGS3 + CL )RDS,P 1 //RDS,N 3 //(1/gm3 )
gm1
wT,C = (5.39)
CGD1 + CGS3 + CL
AO,C = gm1 (RDS,P 1 //RDS,N 3 //(1/gm3 )) (5.40)
Como normalmente 1/gm3 << RDS,P 1 //RDS,N 3 e COU T = CL + CGD1 + CGS3 [31], wT,C ,
w−3dB,C e AO,C ficam como:
gm1 (gm1 /ID1 )ID1

wT,C ≈ = (5.41)
COU T COU T
gm3 (gm3 /ID3 )ID3

w−3dB,C ≈ = (5.42)
COU T COU T
gm1 /ID1
AO,C ≈ (5.43)
gm3 /ID3
Considerando um ganho AO = 5, pode se obter a relação entre gm1 /ID1 e gm3 /ID3 .
Da análise de of f set realizada na seção 5.1 é recomendável fixar os transistores M1
e M2 em inversão fraca e os transistores M4 e M3 em inversão forte. Para manter os
transistores em saturação e na região de inversão correspondente, as tensões VG5 ,
VOU T e VP (tensão de dreno do transistor M1 ) obedecem as desigualdades:
0, 1 + VT HN < VOU T < V C + VT HP (5.44)
VG5 + |VT HP | < VP < |VT HP | + VC (5.45)
1, 65 + |VT HP | < VG5 < VP − |VT HP | (5.46)
onde VC é a tensão de modo comum, 0, 6V . Substituindo nas desigualdades anteriores

|VT HP | = 420mV , |VT HN | = 355mV , V C = 0, 6V obtemos:
0, 405V < VOU T < 0, 955V (5.47)
VP < 1, 02V (5.48)
0, 5V < VG5 < 1, 23V (5.49)
Das desigualdades 5.47, 5.48 e 5.49, podem-se projetar os transistores M3 e M4

para um VOU T = 0, 8 (gm3 /ID3 = 4), os transistores M1 e M2 para um VP = 0, 975V
5.4 Simulações e Resultados 85
(gm1 /ID1 = 20) e os transistores M5 e M6 para um VG5 = 1, 1V (gm5 /ID5 = 6). Uti-
lizando o gm1 /ID1 é obtida a corrente ID1 , para uma capacitância de saı́da igual a
0, 6pF . Os parâmetros de projeto são resumidos na tabela 5.6.
Tabela 5.6: Dados obtidos no projeto do OTA do comparador

gm1 /ID1 ID1 CL VOU T gm3 /ID3 f−3dB,C fT,C
[V −1 ] [µA] [pF ] [V ] [V −1 ] [M Hz] [M Hz]
20 3 0, 5 0, 8 4 3, 76 13
Utilizando os parâmetros de projeto da tabela 5.6 e a curva gm/ID vs ID /(W/L) da

figura 5.2, são obtidas as dimensões dos transistores do OTA do comparador.
Tabela 5.7: Dimensões dos transistores do OTA dos comparadores

Transistores W L
[µm] [µm]
M 1 , M2 54 0, 5
M 3 , M4 1, 8 16
M 5 , M6 2x4 4
5.4 Simulações e Resultados
Para verificar que as especificações dos blocos são cumpridas pelo projeto dos circui-
tos analógicos básicos, eles são testados através das análises DC, ST B (Análise de
estabilidade), ruı́do, transiente e de Monte-Carlo. Para isto for utilizado o simulador
Spectre da ferramenta de projeto de circuitos integrados Cadence. As simulações fo-
ram divididas em simulações dos OTA dos Integradores e do somador; simulações do
Chopper; simulações do OTA do comparador; simulações do comparador; simulações
do quantizador e, por fim, as simulações do modulador Sigma-Delta.
5.4.1 Simulações e Resultados dos OTA dos integradores e do

somador
Para verificar o cumprimento das especificações nos OTA totalmente diferenciais dos
integradores serão utilizadas as análises STB, DC, ruı́do, transiente e de Monte-Carlo.
No OTA do somador serão realizadas as análises mencionadas anteriormente com
exceção da análise de ruı́do.
Os modelos da tecnologia IBM 018 escolhidos para simular os transistores são os

modelos tı́pico (tt), pior caso de potência (ff) e pior caso de velocidade (ss). Estes
modelos são simulados variando a temperatura entre −20◦ C e 80◦ C.
Para realizar as análises é necessário que o OTA atinja o estado estável. Em circuitos
com CM F B, o estado estável é conseguido após alguns micro segundos. É por isto
que uma análise transiente deve ser realizada até o circuito se estabilizar e então é
salvo o ponto de operação. Este ponto de operação é utilizado nas análises STB, DC
e de ruı́do.
Figura 5.15: Circuito de simulação de estabilidade para os OTA dos integradores e o

somador
Outra consideração importante para estabilizar os OTA é adicionar uma realimentação

entre a entrada e a saı́da diferenciais para manter o ponto de operação dos tran-
sistores no nı́vel estável sob qualquer variação de processo. Esta realimentação é
mostrada no circuito de simulação da figura 5.15. Neste circuito a realimentação é re-
alizada através da fonte dependente E6. A fonte de tensão V28 é utilizada pela análise
STB para abrir o laço e calcular a resposta em frequência de laço aberto. Utilizando a
análise STB é possı́vel obter a MF, a Margem de Ganho (GM) e o fT .
A análise STB é realizada entre 1Hz e 1GHz com 20 pontos por década. A resposta
em frequência do OTA 1, OTA 2, OTA 3 e OTA 4 para os piores casos de M F , GM e
fT obtidos da análise ST B são mostrados na figura 5.16. A figura 5.16 a) tem só um
100
fase@ss,80C 200
ganho@ss,80C ganho@ss,−20C
fase@ss,−20C
50 ganho@ss,80C
150 fase@ss,80C
0
Amplitude[dB], Fase
Amplitude[dB], Fase
100
−50
50
−100 0
−150 −50
−200 −100
2 4 6 8 0 2 4 6 8
10 10 10 10 10 10 10 10 10
Frequência[Hz] Frequência[Hz]
a) OTA 1
b) OTA 2
100 100
Ganho@ss,−20C Ganho@ss,−20C
Fase@ss,−20C Fase@ss,−20C
50 Ganho@ss,80C Ganho@ss,80C
Fase@ss,80C 50 Fase@ss,80C
0
Amplitude[dB], Fase
Amplitude[dB], Fase
−50
−50
−100
−100
−150
−150
−200
−200
−250
−300 −250
0 2 4 6 8 0 2 4 6 8
10 10 10 10 10 10 10 10 10 10
Frequência[Hz] Frequência[Hz]
c) OTA 3 d) OTA 4
Figura 5.16: Resposta em Frequência dos OTA do integrador e do somador
resultado, porque os piores casos de M F , GM e fT coincidem.
Os piores resultados de M F , GM e fT de cada OTA e para que condições eles ocor-

reram, são listadas nas tabelas 5.8, 5.9, 5.10 e 5.11.
Para obter o ruı́do equivalente referido à entrada, VN IN , é utilizada a fonte de

realimentação V28 como a fonte ao qual ele será referido. O objetivo desta análise
é gerar o PSD referido à entrada e obter a tensão RMS de ruı́do entre 20Hz e 20kHz.
A análise é realizada entre 1Hz e 1GHz. As curvas de PSD para cada OTA são mos-
tradas na figura 5.17
Os piores resultado das tensões RMS de ruı́do referido à entrada de cada OTA são
listadas nas tabelas 5.8, 5.9, 5.10 e 5.11.
−11
x 10
3
Ruído OTA1
Ruído OTA2
Ruído OTA3
2.5
2
PSD[V2/Hz]
1.5
0.5
0
0 1 2 3 4 5 6 7 8
10 10 10 10 10 10 10 10 10
Frequência(Hz)
Figura 5.17: PSD da análise de ruı́do dos OTA dos integradores
Para obter o SR dos OTA são utilizados os circuito da figura 5.18 a) e b). Na figura
5.18 a) é mostrada a configuração do integrador chaveado e na figura 5.18 b), a
configuração do somador chaveado. Em ambos os circuitos a entrada é uma fonte
de onda quadrada com perı́odo igual a 1/fS . Esta fonte tem valor igual a tensão de
modo comum nos primeiros 7µs de simulação para que haja a estabilização da saı́da
do OTA. Após este intervalo é que a onda é de fato aplicada. A amplitude do sinal
de entrada é fixada num valor suficiente elevado para se obter na saı́da a amplitude
máxima.
a) Integrador b) Somador
Figura 5.18: Circuito de simulação de Slew Rate dos OTA de integração e do OTA do
somador
As curvas dos piores resultados do SR para cada OTA são mostradas na figura 5.19.
0.5 0.5
saída OTA1 saída OTA2
0.4 entrada OTA1 0.4 entrada OTA2
0.3 0.3
0.2 0.2
0.1 0.1
Amplitude[V]
Amplitude[V]
0 0
−0.1 −0.1
−0.2 −0.2
−0.3 −0.3
−0.4 −0.4
−0.5 −0.5
6.6 6.8 7 7.2 7.4 7.6 7.8 8 6.6 6.8 7 7.2 7.4 7.6 7.8 8 8.2 8.4
tempo(s) x 10
−6 tempo(s) x 10
−6
a) OTA 1 b) OTA 2
0.5 1
saída OTA3 saída OTA4
0.4 entrada OTA3 0.8 entrada OTA4
0.3 0.6
0.2 0.4
0.1 0.2
Amplitude[V]
Amplitude[V]
0 0
−0.1 −0.2
−0.2 −0.4
−0.3 −0.6
−0.4 −0.8
−0.5 −1
6.6 6.8 7 7.2 7.4 7.6 7.8 8 8.2 8.4 6.6 6.8 7 7.2 7.4 7.6 7.8 8 8.2 8.4
tempo(s) x 10
−6 tempo(s) x 10
−6
c) OTA 3 d) OTA 4
Figura 5.19: SR dos OTA dos integradores e do somador
Para obter a tensão de offset referida à saı́da é utilizado o circuito da figura 5.15. A
tensão de Of f set é obtida da média da diferença entre o nó positivo e o nó negativo do
OTA no intervalo entre 7µs e 10µs, considerando 7µs como o tempo necessário para o
OTA estabilizar. Para realizar uma correta medição da tensão de Of f set é necessário
que as variações entre dispositivos iguais sejam consideradas. Isto só é conseguido
através de uma análise de Monte Carlo.
Os resultados da distribuição da tensão de offset referida à entrada de 200 amostras,

temperaturas entre −20◦ C e 80◦ C dos OTA 1, OTA 2, OTA 3 e OTA 4 são mostrados
nas figura 5.20.
Os piores resultados da tensão de of f set de cada OTA são listados nas tabelas 5.8,
5.9, 5.10 e 5.11.
70 40
60 media=−0,353 mV 35
desvio padrão=656µ V media=−0,630 mV
desvio padrão=1,89mV
30
# de Amostras
50
# de Amostras
25
40
20
30
15
20
10
10
5
0 0
−5 −4 −3 −2 −1 0 1 2 3 4 5 −5 −4 −3 −2 −1 0 1 2 3 4 5
Tensão de Offset [V] −3
x 10 Tensão de Offset [V] x 10
−3
a) OTA 1 b) OTA 2
80
60
70
media=−0,375 mV 50
desvio padrão=0,536 mV média=−0,412 mV
60 desvio padrão=4,1 mV
# de Amostras
# de Amostras
40
50
40 30
30
20
20
10
10
0 0
−3 −2 −1 0 1 2 3 −8 −6 −4 −2 0 2 4 6 8 10
x 10 Tensão de Offset [V] x 10
−3
c) OTA 3 d) OTA 4
Figura 5.20: Distribuição da Tensão de Of f set referida à saı́da dos OTA 1, OTA 2,
OTA 3 e OTA 4
Tabela 5.8: Resultados das Simulações do OTA 1

Parâmetro Especificações Resultados Pior Condição
fT [M Hz] > 12, 1 12, 27 ss, 80◦ C
SR[V /µs] < 3, 64 4, 23 ss, 80◦ C
AO [dB] > 40 64, 62 f f, −20◦ C
M argem de F ase[◦ ] > 60 76, 46 ss, 80◦ C
M argem de Ganho[dB] < −8 −23, 07 ss, 80◦ C
Ruído ref erido à Entrada[µV rms] <2 19 ss, 80◦ C
Consumo de Corrente[mA] >1 0, 660 f f, 80◦ C
T ensão de Of f set[mV ] 5 1, 9 3σ

fT [M Hz] > 9, 94 10, 55 ss, 80◦ C
SR[V /µs] > 2, 8 2, 92 ss, 80◦ C
AO [dB] > 40 65 f f, 80◦ C
M argem de F ase[◦ ] > 60 66, 24 ss, 80◦ C
M argem de Ganho[dB] < −8 −14, 8 ss, −20◦ C
Ruído ref erido à Entrada[µV rms] < 20 15, 17 f f, 80◦ C
Consumo de Corrente[mA] 2 0, 200 f f, 80◦ C

fT [M Hz] > 9, 94 9, 96 ss, 80◦ C
SR[V /µs] 2, 0 2, 07 ss, 80◦ C
AO [dB] > 40 65, 01 f f, 80◦ C
M argem de F ase[◦ ] > 60 60 ss, 80◦ C
Ruído ref erido à Entrada[µV rms] < 30 14, 33 f f, 80◦ C

fT [M Hz] > 9, 28 10, 31 ss, 80◦ C
SR[V /µs] 7, 24 7, 889 ss, 80◦ C
AO [dB] > 40 64, 56 f f, 80◦ C
M argem de F ase[µV rms] > 60 62, 22 ss, 80◦ C
5.4.2 Simulações e Resultados do OTA do comparador
Para verificar o cumprimento das especificações no OTA diferencial do comparador

serão utilizadas as análises ST B, AC, DC e de Monte-Carlo. A análise STB será
realizada com o mesmo circuito utilizado para os OTA diferenciais dos integradores.
Esta análise será utilizada para obter fT,C e a estabilidade do OTA em laço fechado. A
carga capacitiva de saı́da do OTA é determinada pela capacitância de saı́da em laço
fechado, CL = 500f F , e a capacitância de porta do transistor tipo-N na entrada do
Latch. O circuito de simulação é mostrado na figura 5.21.
Figura 5.21: Circuito de simulação STB do OTA do comparador
20
0
Ganho[dB], Fase
−20
−40
−60
Ganho@ss,−20° C
Fase@ss,−20° C
−80 Ganho@ss,80° C
Fase@ss,80° C
−100
−120
0 2 4 6 8
10 10 10 10 10
Frequência[Hz]
Figura 5.22: Resposta em Frequência do OTA do comparador em laço fechado
A análise STB é realizada entre 1Hz e 1GHz com 20 pontos por década. A resposta
em frequência do OTA do comparador é mostrada na figura 5.22.
Para obter f−3dB,C é utilizada a análise AC e o circuito em laço aberto da figura 5.23.
Nesta figura a capacitância de saı́da é determinada pela capacitância de entrada do
Latch.
Figura 5.23: Circuito de simulação AC do OTA do comparador
A análise AC é realizada entre 1Hz e 1GHz com 20 pontos por década. A resposta
em frequência do OTA do comparador em laço aberto é mostrado na figura 5.24.
14
12
10
8
Ganho[dB]
0
Ganho@ff,80° C
−2 Ganho@ss,80° C
−4
−6
0 2 4 6 8
10 10 10 10 10
Frequência[Hz]
Figura 5.24: Resposta em Frequência do OTA do comparador em laço aberto
Para obter a distribuição da tensão de of f set referida na entrada, primeiro será obtida
a tensão de of f set na saı́da do OTA. Esta tensão pode ser obtida utilizando o circuito
da figura 5.25 e a análise de Monte Carlo (variando processo e mismatch).
Figura 5.25: Circuito de Simulação da tensão de offset referida na entrada do OTA

do comparador
No circuito da figura 5.25, as duas entradas do OTA são curto-circuitadas na tensão de

modo comum de 0,6V. A tensão de of f set referida à saı́da deve ser dividida pelo ganho
DC para obtermos a tensão de offset referida à entrada. A distribuição da tensão de
of f set de saı́da para 200 amostras entre −20◦ C e 80◦ C é mostrada na figura 5.26.
180
160
média=−0,36 mV
desvio padrão=0,838 mV
140
# de Amostras
120
100
80
60
40
20
0
−3 −2 −1 0 1 2 3
Tensão de Offset [V] x 10
−3
Figura 5.26: Distribuição da Tensão de Of f set na entrada do OTA do comparador
Os resultados das simulações comparados com as especificações são mostrados na

tabela 5.12
Tabela 5.12: Resultados das Simulações do OTA do comparador

fT,C [MHz] > 13 13, 74 ss, 80◦ C
f−3dB,C [MHz] > 3, 76 11, 61 ss, 80◦ C
Ganho DC[V/V] ≈5 3, 691 f f, 80◦ C
M F [◦ ] > 60 100 ss, −20◦ C
M G[dB] −8 −28, 3 ss, −20◦ C
Consumo de Corrente[µA] < 20 12 f f, 80◦ C
T ensão de Of f set[mV ] < 60 2, 6 3σ
5.4.3 Simulações do Comparador
Para verificar o funcionamento do comparador são realizadas simulações de Of f set

e transientes. Para obter a tensão de Of f set referida à saı́da, é medida a saı́da do
OTA do comparador, na fase de comparação com a entrada é ligada a tensão de modo
comum de 0,6V. O circuito da figura 5.27 é utilizado para obter a tensão de Of f set do
comparador.
Figura 5.27: Circuito de Simulação de Of f set do Comparador
A análise de Monte-Carlo é realizada para obter a tensão de of f set do comparador

chaveado. O resultado é mostrado na figura 5.28. A distribuição da tensão de of f set
na saı́da para 100 amostras e temperaturas entre −20◦ C e 80◦ C é mostrada na figura
5.28.
A tensão referida à saı́da dividida pelo ganho DC (≈ 3, 6) fornece a tensão de offset

referida à entrada que apresenta um desvio padrão de 0, 12µV .
40
35
media=−0,225 mV
desvio padrão=0,6mV
30
# de Amostras
25
20
15
10
0
−4 −3 −2 −1 0 1 2 3 4
x 10
Figura 5.28: Distribuição da tensão de of f set na saı́da do comparador
O funcionamento do comparador é verificado utilizando uma análise transiente, conec-

tando à entrada um sinal tipo escada que incrementa a cada 1µs. A tensão diferencial
de referência é gerada por uma rede resistiva. Na figura 5.29 são mostradas a saı́da
do OTA diferencial e a saı́da do comparador. Como pode-se observar nesta figura,
quando o sinal de entrada é maior que o sinal de referência, a saı́da diferencial do
OTA muda de negativo a positivo na fase de comparação, passando a saı́da do Latch
para VDD.
1.5
Sinal de Clock
Saída da OTA do Comparador
Saída do Comparador
Tensão Diferencial de Entrada
1 Tensão Diferencial de Referencia
Amplitude[V]
0.5
−0.5
−1
0 0.5 1 1.5 2 2.5 3 3.5 4
tempo(s) x 10
−6
Figura 5.29: Principais sinais do comparador chaveado

5.4.4 Simulações do Quantizador
Para obter as especificações do quantizador mencionadas na seção 4.7, será utilizado

o circuito da figura 5.30. Neste circuito, um sinal diferencial tipo rampa que vai de −1V
e 1V num intervalo de 1ms é aplicado à entrada do conversor.
Figura 5.30: Circuito de Simulação do Quantizador
O of f set, o erro de ganho, o máximo DN L e o máximo IN L serão obtidos através de

uma simulação transiente. Primeiramente será obtido o of f set com ajuda da equação
4.24. Logo o offset será removido da curva de transferência do ADC para calcular o
erro de ganho. A curva inicial, a curva sem of f set e a curva sem erro de ganho para
o modelo tı́pico e temperatura de 27◦ C são mostradas na figura 5.31.
Figura 5.31: Curvas de transferência do quantizador

A curva sem offset e sem erro de ganho é utilizada para calcular o DN L e o IN L do

ADC. O IN L e DN L para cada código no caso tı́pico são mostrados na figura 5.32.
−3 −3
x 10 x 10
8 1
7 0
6 −1
5 −2
DNL[LSB]
INL[LSB]
4 −3
3 −4
2 −5
1 −6
0 −7
−1 −8
0 5 10 15 0 2 4 6 8 10 12 14
Código Código
a)INL b)DNL
Figura 5.32: INL e DNL do quantizador no caso tı́pico
Como estes parâmetros são dependentes do casamento dos dispositivos será reali-
zada uma análise de Monte-Carlo seguindo o mesmo procedimento.
20 20
18 18
desvio padrão=0,23LSB
desvio padrão=0,144LSB media=−0,0028LSB
16 media=−0,06LSB 16
# de Amostras
# de Amostras
14 14
12 12
10 10
8 8
6 6
4 4
2 2
0 0
−0.5 −0.4 −0.3 −0.2 −0.1 0 0.1 0.2 0.3 0.4 0.5 −0.5 −0.4 −0.3 −0.2 −0.1 0 0.1 0.2 0.3 0.4 0.5
offset[LSB] Erro de ganho [LSB]
a)Offset b)Erro de Ganho

20 35
18 desvio padrão=0,11LSB
media=0,09LSB 30
desvio padrão=0,017LSB
16 media=0,2LSB
25
# de Amostras
# de Amostras
14
12
20
10
15
8
6 10
4
5
2
0 0
−0.2 −0.1 0 0.1 0.2 0.3 0.4 0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09 0.1
INL[LSB] DNL[LSB]
c)INL máximo d)DNL máximo

Figura 5.33: Distribuição dos parâmetros de medição do quantizador
Nas figuras 5.33 a), b), c), d) são mostradas as distribuições do of f set, erro de ga-
nho, IN L máximo e DN L máximo do quantizador, respectivamente, para 50 amos-

tras e temperaturas entre −20◦ C e 80◦ C. Os resultados destas simulações e as
especificações são resumidas na tabela 5.13.
Tabela 5.13: Resultados das simulações do quantizador

Parâmetro Especificações Resultados Condição
Consumo de Corrente ≈ 166µA 219µA f f, 80◦
Of f set > 1LSB/2 0, 43LSB 3σ
Erro de Ganho > 1LSB 0, 7LSB 3σ
max(DN L) > 1LSB/2 0, 05LSB 3σ
max(IN L) > 1LSB/2 0, 35LSB 3σ
5.4.5 Simulações e Resultados do OTA 1 com Chopper
Para verificar a técnica de Chopper será utilizado o circuito da figura 5.34. Neste cir-
cuito, os cı́rculos representam os moduladores de Chopper. As fontes V21, V23, V22
e V24 geram fases de relógio ΦC1 , ΦC2 , ΦC1d e ΦC2d (figura 3.18), respectivamente.
Uma consideração importante para estabilizar o OTA é adicionar uma realimentação
entre a entrada e a saı́da diferenciais para manter o ponto de operação dos transis-
tores no nı́vel estável sob qualquer variação de processo. Isto é realizado pela fonte
dependente E6.
Figura 5.34: Circuito de Simulação do OTA1 com Chopper
Para verificar que o ruı́do do OTA é reduzido utilizando a técnica de Chopper será com-
parado o espectro de ruı́do obtido na análise do OTA com o espectro de ruı́do obtido
da técnica de Chopper para o modelo SS à temperatura 80◦ C (pior caso de ruı́do). O
espectro de ruı́do da técnica de Chopper será obtida utilizando as análises PSS (siglas
do inglês P eriodic Steady State Analysis) e PNoise do RF Spectre. Estas análises são
utilizadas quando existem sinais sendo modulados periodicamente. A análise PSS é
utilizada para obter o ponto de operação do circuito em estado estável. Este ponto de
operação é utilizado pela análise PNoise para obter o espectro de frequência do ruı́do
do circuito. O resultado desta análise é mostrado na figura 5.35.
−6
x 10
6
Ruído da OTA 1
5
PSD[V/sqrt(Hz)]
0
0 1 2 3 4 5 6 7 8
10 10 10 10 10 10 10 10 10
Frequência(Hz)
−8
x 10
4
Ruído OTA 1 com Chopper
3.5
3
PSD[V/sqrt(Hz)]
2.5
1.5
0.5
0 1 2 3 4 5 6 7
10 10 10 10 10 10 10 10
Frequência(Hz)
Figura 5.35: Resultados do Ruı́do referido à entrada do OTA 1 com chopper
O ruı́do referido à entrada integrado entre 20 Hz e 20 kHz do OTA 1 com Chopper é

igual a 1, 39µVRM S , resultado inferior a especificação de 2, 2µVRM S , enquanto o ruı́do
do OTA 1 referido à entrada sem Chopper é 19µVRM S . Assim vemos que a técnica de
Chopper conseguiu reduzir o ruı́do num fator de 16.
5.4.6 Simulações e Resultados do Modulador Sigma-Delta
O SNR é a principal especificação do modulador Sigma-Delta desde que pode ser

utilizado para obter o SNDR, o DR, o ENOB e o FoM. O método tradicional para obter
o SNR é através de simulações de ruı́do transiente do circuito em nı́vel de transisto-
res. Para isto um sinal senoidal de frequência ftest e amplitude 1Vpp é conectado na
entrada do modulador Sigma-Delta (figura 5.39) durante um tempo de simulação ttotal ,
obtendo-se como resultado na saı́da um sinal PWM. Como o SNR é um parâmetro de-
pendente da frequência é transformado para o domı́nio da frequência utilizando FFT.
Para evitar erros nos resultados da FFT é necessário que ftest odebeça a seguinte
relação 5.50.
Ntest fs
ftest = (5.50)
N
onde Ntest é o número de amostras de um perı́odo de ftest , N é o número de amostras

total. Além de obedecer a relação, também é necessário que N e Ntest sejam números
primos entre si e N seja potência de dois. Para cumprir estes requerimentos, N será
fixado em 215 e Ntest em 111. Portanto ftest será igual a 6, 76kHz. O tempo necessário
para obter as 215 amostras, ttotal , é igual a 16, 38ms.
A nı́vel de transistores, o tempo de processamento da simulação requerida para ob-

ter essa quantidade de amostras pode ser de semanas ou meses. Uma boa opção
para reduzir o tempo de processamento é utilizar modelos comportamentais (circuitos
em V erilogA) dos blocos que compõem o modulador Sigma-Delta. Os blocos com-
portamentais serão configurados para os piores casos de SR, fT , e Ganho. Apesar
da maioria dos parâmetros poder ser modelados utilizando verilogA, o ruı́do é um
parâmetro que deve ser modelado de forma diferente.
Uma forma de obter o ruı́do referido na saı́da do modulador no nı́vel de transistores é

utilizar uma ferramenta capaz de fornecer o PSD de circuitos com ponto de operação
variável periodicamente no tempo, como o RF Spectre [42]. Em moduladores Sigma-
Delta o ponto de operação varia periodicamente no tempo quando a entrada é zero.
Para ter uma boa estimativa de ruı́do quando a entrada é zero deve-se assumir que o
ruı́do é independente da entrada, o qual é demostrado em [42].
No modulador Sigma-Delta existem duas fontes de ruı́do predominantes, o ruı́do de

quantização e o ruı́do dos dispositivos. Os valores das duas fontes de ruı́do podem-se
obter separadamente para depois serem adicionadas. O valor do ruı́do de quantização
pode ser obtido atraves do DNL do quantizador e modelado como ruı́do branco utili-
zando Matlab. O valor do ruı́do dos dispositivos, por sua vez, pode ser obtido através
da análise PNnoise do circuito de simulação da figura 5.36.
No circuito da figura 5.36, o quantizador é removido e a saı́da do somador é reali-

Figura 5.36: Circuito de Simulação do modulador Sigma-Delta para obter o PSD

equivalente referido à entrada
mentado diretamente na entrada. Está realimentação serve para manter a função de

transferência do modulador. O ruı́do é coletado na saı́da do somador após realizar a
análise PSS e PNoise. O PSD do ruı́do referido à entrada, no pior caso, em tensão e
em dB é mostrado na figura 5.37.
−6
x 10
4 −105
−110
3.5
−115
3
−120
PSD[V/sqrt(Hz)]
2.5
−125
PSD[dB]
2 −130
−135
1.5
−140
1
−145
0.5
−150
0 −155
0 2 4 6 8 0 2 4 6 8
10 10 10 10 10 10 10 10 10 10
Frequência(Hz) Frequência(Hz)
a)PSD em V b)PSD em dB
Figura 5.37: PSD do Modulador Sigma-Delta em tensão e em dB
O PSD obtido desta análise é convertida ao domı́nio do tempo utilizando um bloco do

Simulink do toolbox de SDM, o colored noise. O ruı́do gerado pelo bloco colored noise
é mostrado na figura 5.38.
0.015
0.01
0.005
Ruido Gerado [V]
−0.005
−0.01
−0.015
−0.02
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
tempo[s] x 10
−3
Figura 5.38: Ruı́do gerado do PSD
O ruı́do gerado pela análise anterior é utilizado como parâmetro de entrada de uma
fonte P W Lf ile (fonte de PWL que tem como entrada um arquivo de texto). Esta fonte é
conectada na entrada do modulador Sigma-Delta, modelando o ruı́do dos dispositivos

referido à entrada do modulador, como pode ser visto na figura 5.39.
Figura 5.39: Circuito de Simulação de Ruı́do do Modulador Sigma-Delta
O espectro em frequência do sinal na saı́da do modulador do circuito da figura 5.39, é

0
SDM Espectro de Saida
Ruido Referido na Entrada
−20
−40
Amplitude [dB]
−60
−80
−100
−120
−140
−160
1 2 3 4 5 6
10 10 10 10 10 10
Frequencia[Hz]
Figura 5.40: Espectro em Frequência da saı́da do modulador Sigma-Delta
O consumo de corrente total do modulador Sigma-Delta para o pior caso de potência é

1, 354mA. A distribuição percentual do consumo de corrente de cada bloco é mostrado

na figura 5.41.
OTA 1
OTA 2 15%
OTA 3
OTA 4
quantizador
9%
58% 10%
9%
Figura 5.41: Consumo de corrente do modulador Sigma-Delta
Os resultados das simulações do modulador Sigma-Delta são resumidos na tabela

5.14.
Tabela 5.14: Resultados das simulações do Modulador Sigma-Delta

Parâmetro Especificações Resultados Condição
SN R > 96dB 98dB −−
Consumo de Corrente < 2mA 1, 354mA f f, 80◦ C
F oM < 2pJ/conv 0, 66pJ/conv −−
EN OB 16 16 −−
DR > 98dB 101dB −−
107
6 Conclusões e Trabalhos Futuros
6.1 Conclusões
Foi projetado um modulador Sigma-Delta para ser utilizado em aplicações de áudio (20
Hz-20 kHz). A topologia CIF F de terceira ordem e quatro bits foi escolhida visando
baixo consumo de potência. O modulador opera com uma frequência de amostra-
gem, fs = 2M Hz. Esta frequência é necessária para gerar um SNR de 98dB ou o
equivalente a uma resolução de 16 bits.
Na metodologia proposta para o projeto do modulador inicia-se no nı́vel de sistema,

com a escolha de topologias de baixo consumo para o modulador e para os blocos
internos. Foram escolhidas estruturas de capacitores chaveados como base para os
blocos internos do modulador devido a sua facilidade de implementação em circuitos
integradores e a menor dependência com o processo da posição dos pólos e zeros.
O modulador é composto por três integradores, um somador analógico, um conversor
D/A e um quantizador. Estes blocos foram implementados da seguinte forma:
• Os integradores foram implementados com integradores insensı́veis às capa-

citâncias parasitas.
• O somador analógico foi implementado com a arquitetura de Reset Capacitivo.
• O conversor D/A foi implementado com a arquitetura binary-weighted.
• O quantizador foi implementado com a arquitetura F lash.
As estruturas de capacitores chaveados utilizam chaves compostas por transisto-

res MOS. Estes transistores introduzem erros e não linearidades no funcionamento
dos circuitos. Entre estes erros, pode-se mencionar a injeção de carga, o Clock
F eedtrough e o ruı́do kT /C. Para reduzir os dois primeiros erros são utilizadas estru-
turas totalmente diferencias e fases de relógio ligeiramente desfasadas. Para reduzir
o ruı́do kT /C são utilizados valores de capacitâncias altas.
108 6 Conclusões e Trabalhos Futuros
Uma tensão F ull-Scale de 2VP P foi escolhido, com o qual as tensões de referência
necessárias são fixadas em 1, 1V e 0, 1V para uma tensão de modo comum de 0, 6V .
Valores maiores de VF S exigiriam tensões de referência negativas, difı́ceis de serem
aplicadas.
A partir da tensão VF S e o DR podem-se determinar as contribuições de ruı́do do mo-

dulador Sigma-Delta. Entre as contribuições de ruı́do mais importantes pode-se men-
cionar o ruı́do dos blocos internos e o ruı́do de quantização. Para reduzir o consumo
de potência dos blocos internos do modulador é fixado que a contribuição desses blo-
cos é 80% do ruı́do total. Para o ruı́do de quantização é escolhida uma contribuição
de 1% do ruı́do total. Com o valor do ruı́do de quantização é calculado um SQNR
de 116dB. O valor do SQNR, a frequência de amostragem, a ordem do modulador e
o número de bits do quantizador são utilizados junto as funções do SDM toolbox do
Matlab para se obter os valores dos coeficientes do modulador Sigma-Delta.
Os blocos de maior consumo dentro do modulador Sigma-Delta são os OTAs. O con-

sumo de potência destes blocos dependem dos seus parâmetros, como o Slew Rate,
o Ganho DC, a largura de banda e a excursão de saı́da. As especificações destes
parâmetros foram calculadas através de análises teórica e verificadas utilizando mo-
delos comportamentais em Simulink do Matlab. Outro parâmetro ligado ao consumo
de potência é o valor do capacitor de carga dos integradores. Este parâmetro foi cal-
culado a partir da análise de ruı́do dos blocos internos do modulador. Desta análise,
também, foram obtidas as especificações do ruı́do referido na entrada dos OTAs dos
integradores.
Os blocos internos do modulador Sigma-Delta foram projetados na tecnologia IBM

0, 18µm, com uma tensão de alimentação de 1,8 V. Para o projeto dos OTAs dos inte-
gradores e do somador analógico foi escolhida a topologia OTA-Miller totalmente dife-
rencial, por ter o melhor compromisso entre potência, ruı́do e ganho DC. Em amplifica-
dores totalmente diferenciais ao adicionar uma realimentação, a tensão de modo co-
mum na saı́da não fica definida com precisão, devido a que o ganho de modo comum
resultante é baixo. Sem um controle apropriado a tensão de modo comum da saı́da
tende para VDD ou GND devido a variações de processo e da tensão de alimentação,
ao casamento entre transistores, etc. Por esta razão um circuito de realimentação
de modo comum (CMFB-Common M ode F eedback) é necessário. No caso do OTA-
Miller, o qual tem dois estágios, é necessário utilizar um circuito de CMFB para cada
estágio. Como o OTA foi utilizado num circuito com capacitores chaveados é projetado
6.2 Trabalhos Futuros 109
um SC-CMFB de cargas simétricas (CMFB com capacitores chaveados).
No projeto dos OTAs, o consumo de potência foi minimizado para as condições de SR,
largura de banda, ruı́do, estabilidade e capacitância de saı́da. Após simulações, foi
verificado que o OTA 1 é o bloco de maior consumo de potência dentro do modulador.
Isto acontece pela alta capacitancia saı́da do OTA 1. Para diminuir o ruı́do intrı́nseco
da OTA 1 foi utilizada a técnica de Chopper, a qual reduz este ruı́do referido à entrada
por um fator de 16.
Para os comparadores do quantizador foi escolhida uma topologia dinâmica com Latch
na saı́da. Este tipo de comparadores tem a vantagem da velocidade, mas como
desvantagem tem uma alta tensão de Of f set e ruı́do kickback. Estas desvantagens
são reduzidas com um circuito pre-amplificador e utilizando a técnica de Auto-Zero.
Para o pre-amplificador foi escolhido par diferencial com transistores de carga em
configuração de diodo devido a seu baixo consumo e alta velocidade.
Para simular o modulador Sigma-Delta foi utilizada a técnica descrita em [42]. Nesta
técnica, o ruı́do referido à saı́da do modulador Sigma-Delta é obtido utilizando o si-
mulador RF Spectre. Este ruı́do é referido na entrada e é adicionado no modelo
comportamental do modulador Sigma-Delta reduzindo o tempo de simulação transi-
ente. Como resultado desta simulação se obteve um SNR de 98dB, um DR de 101dB
na banda do sinal, uma potência de 2,4mW para uma tensão de 1,8V e um FoM de
0, 66pJ/conv.
6.2 Trabalhos Futuros
Os trabalhos futuros são listados a seguir.
• Realizar o Layout do modulador seguindo as técnicas de baixo ruı́do e baixo

descasamento.
• Fabricar e testar o modulador Sigma-Delta.
• Comparar o consumo de potência de diferentes topologias de OTAs para as

especificações obtidas neste trabalho e determinar a topologia de menor con-
sumo de potência.
• Analisar a relação entre a ordem do modulador e o valor do capacitor de entrada

da OTA de entrada.
110 6 Conclusões e Trabalhos Futuros
• Modificar a arquitetura do modulador Sigma-Delta para reduzir a capacitância de

entrada da OTA de entrada.
111
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115
Apêndice A -- Análise de Ruı́do do Modulador

Sigma-Delta
As fontes de ruı́do intrı́nseco podem ser modeladas como fontes de tensão que são
somadas nas entradas de cada estágio do modulador Sigma-Delta, como é mostrado
na figura A.1.
Figura A.1: Modelo linear do modulador Sigma-Delta com fontes de ruı́do
Cada fonte de ruı́do representa o ruı́do armazenado nos capacitores de carga nas
duas fases do integrador. Os modelos em pequenos sinais do integrador de entrada
na fase de carga, figura A.2, e na fase de integração, figura A.3, serão utilizados para
obter as fontes de ruı́do Vn1 e Vn2 . A análise dos outros integradores será derivada
desta análise.
Na figura A.2 gm1 é a transcondutância equivalente de uma OTA, Vn,R representa o

ruı́do equivalente da resistência das chaves e Vn,A1 representa o ruı́do equivalente
do OTA de ganho A1 . Na figura A.2 b) é mostrado o estágio de carga do capacitor
de entrada de valor c1 C2. Este estágio é dominado pelo ruı́do kT /C visto na seção
116 Apêndice A -- Análise de Ruı́do do Modulador Sigma-Delta
Figura A.2: a) Circuito equivalente para a fase de carga do integrador, b) Modelo em

pequeno sinal do estágio de carga do capacitor de entrada, c) Modelo em pequeno
sinal do estágio de carga do capacitor de saı́da do integrador
3.3.1.3. Portanto a fonte de ruı́do Vn1 é dada pela equação A.1.
2 kT
Vn1 = (A.1)
(b3 C1 + c2 C2)
No modelo em pequeno sinal, mostrado no esquema c) da figura A.2 existem duas

fontes de ruı́do, o ruı́do das chaves e o ruı́do do OTA. Deste modelo podem se extrair
as equações A.2 e A.3.
Vn,R = Vn2 + RON VCc s(c2 C3) + Vout (A.2)
gm1 Vn,A1 + Vout (gm1 + s(CL + a1 C1)) = Vn2 s(c2 C3) (A.3)
Das equações A.2 e A.3 pode-se obter a função de transferência do ruı́do do OTA e
das chaves referidos à Vn2 , sendo mostrado na seguinte equação:
Vn,A1 + Vn,R (1 + sτR )

Vn2 = (A.4)
c2 C3
1 + s(τR + τO + τO ) + τR τO s 2
CL + a1 C1
onde τR = RON c2 C2 e τO = (CL + a1 C1)/gm1 . Se (c2 C3)/(CL + a3 C1) > 1, o pólo mais
significativo se move levemente para baixas frequências, diminuindo a potência de

ruı́do na entrada de 1 a 2dB [2]. Se (c2 C3)/(CL + b3 C1) < 1 a função de transferência
de Vn2 é dominada pelos pólos em τR e τO , sendo o pólo dominante τO . Para este
caso, Vn2 pode ser expressa pela seguinte aproximação [2]:
Vn,A (s) Vn,R (s)

Vn2 (s) = + (A.5)
1 + sτO 1 + sτR
A partir da equação anterior pode-se deduzir que o RMS de Vn2 devido a Vn,R (s) é
2 2
igual a Vn2,R = kT /(c2 C3) e o RMS de Vn2 devido a Vn,A (s), Vn2,A , é dado pela equação
A.6.
∞
Vn,A (f )
Z
2
Vn2,A = df (A.6)
0 a1 C1 + CL 2
1 + [2πf ( )]
gm1
Na figura A.3 é mostrado o modelo em pequeno sinal equivalente da fase de

integração do integrador de entrada do modulador Sigma-Delta.
Figura A.3: a)Circuito equivalente para a fase de integração do integrador; b)Modelo

em pequeno sinal na fase de integração do integrador de entrada
A partir do modelo de pequeno sinal da figura A.3, podem-se obter as potências de

ruı́do do OTA e das chaves referidos ao capacitor de carga de valor c1 C2, Vn1 . Deste
modelo podem-se extrair as seguintes equações:
Vout = c1 Vn1 + VX (A.7)
VX = Vn2 RON sc1 C2 + Vn,R + Vn1 (A.8)
gm1 (VX − Vn,A1 ) = Vout s(CL ) + (Vout − VX )sC2 (A.9)
A partir das equações A.7, A.8, A.9 é obtida a função de transferência das fontes de
ruı́do com respeito ao capacitor de carga, na seguinte equação:
−Vn,A1 + Vn,R (1 + sτO )

Vn1 = (A.10)
1 + s(τO /βf + τO + τR ) + s2 τO τR
onde τR = RON c1 C2, τO = (CL )/gm1 e βf = c1 /(c1 + 1). Considerando βf < 1, a

equação A.10 pode ser aproximada como na equação A.5. Portanto, o ruı́do RMS
referido em Vn1 pode ser expresso pela equação A.11.
∞
Vn,A1 (f ) kT
Z
2
Vn1 = df + (A.11)
0 CL 2 c1 C2
1 + [2πf ( )]
gm1
Esta análise pode ser repetida para os outros dois integradores dentro do modula-
dor Sigma-Delta. A contribuição de cada fonte de ruı́do dentro de cada estágio do
modulador é mostrado nas tabelas A.1 e A.2.
Tabela A.1: Fontes de Ruı́do do modulador Sigma-Delta de Terceira Ordem em Vn1 e

Vn2
2 2
F ase F onte Vn1 Vn2
2
R∞ Vn,A1 (f )
Φ1 Vn,A −−− df
0 CL + c1 C1 2
1 + [2πf ( )]
gm1
2 kT kT
Φ1 Vn,R
c1 C2 c2 C3
2
R∞ Vn,A1 (f ) R∞ Vn,A2 (f )df
Φ2 Vn,A df
0 CL 2 0 CL 2
1 + [2πf ( )] 1 + [2πf ( )]
gm1 gm2
2 kT kT
Φ2 Vn,R
c1 C2 c2 C3
Tabela A.2: Fontes de Ruı́do do modulador Sigma-Delta de Terceira Ordem em Vn3 e

Vn4
2 2
F ase F onte Vn3 Vn4
2
R∞ Sn,A2 (f ) R∞ Sn,A3 (f )
Φ1 Vn,A df df
0 CL + c2 C1 2 0 CL + c3 C1 2
1 + [2πf ( )] 1 + [2πf ( )]
gm2 gm3
kT kT kT
Φ1
c2 C3 c3 C4 c1 C2
2
R∞ Sn,A3 (f )
Φ2 Vn,A df −−−
0 CL 2
1 + [2πf ( )]
gm3
2 kT
Φ2 Vn,R −−−
c3 C4
O SNR do modulador depende da razão entre a potência do sinal na saı́da e a potência

do ruı́do referido à saı́da. Desta forma as fontes de ruı́do obtidas em cada estágio
serão referidas na saı́da do modulador. Para simplificar o procedimento, as fontes de
ruı́do do tipo kT/C e as fontes de ruı́do que dependem da frequência (ruı́do dos OTAs)
serão analisadas separadamente.
Para obter a potência do ruı́do do tipo kT/C referido à saı́da é necessário, primeiro,
obter a densidade espectral de potência (PSD, das siglas em inglês) de cada fonte.
Desde que todas as fontes de ruı́do são amostradas, considerando-se ruı́do branco,
o PSD para a i-ésima fonte de ruı́do kT/C , Svi,R (i representa o número da fonte), é
expressa pela equação A.12 [35].
2
Vni,R
Svi,R = (A.12)
fS /2
O passo seguinte é o calculo das funções de transferência entre cada fonte de ruı́do
e a saı́da, N T Fio (z). Isto é feito analiticamente utilizando H(z). As funções de trans-
ferência para cada fonte são mostradas nas equações A.13, A.14, A.15 e A.16:
H 3 (z) + 3H 2 (z) + 3H(z) + 1

N T F1o (z) ∼
= =1 (A.13)
1 + H 3 (z) + 3H 2 (z) + 3H(z)
H 2 (z) + 3H(z)
N T F2o (z) ∼
= 3 2
= z −1 (4 − z −1 )(1 − z −1 ) (A.14)
1 + H (z) + 3H (z) + 3H(z)
H(z)
N T F3o (z) ∼
= = z −1 (1 − z −1 )2 (A.15)
1+ H 3 (z) + 3H 2 (z) + 3H(z)
1
N T F4o (z) ∼
= = (1 − z −1 )3 (A.16)
1+ H 3 (z) + 3H 2 (z) + 3H(z)
Finalmente, para obter a potência de ruı́do kT/C referida à saı́da da fonte i, NiO,R , o
Svi,R multiplicado pela função |N T Fio (z)|2 é integrado de zero até a frequência de corte
do sinal de entrada fS /(2OSR). O resultado para cada fonte é mostrado nas equações
A.17, A.18, A.19 e A.20 (ruı́do para Φ1 e Φ2 ):
fS /(2OSR)
kT
Z
2
N1O,R =2 1df (A.17)
fS c1 C2 0
fS /(2OSR)
kT πf 2πf
Z
2
N2O,R =2 [12sen2 ( ) − 4sen2 ( )]df (A.18)
fS c2 C3 0 fS fS
fS /(2OSR)
kT πf
Z
2
N3O,R =2 [16sen4 ( )]df (A.19)
fS c3 C4 0 fS
fS /(2OSR)
kT πf
Z
2
N4O,R =2 [64sen6 ( )]df (A.20)
fS c1 C2 0 fS
Como OSR >> 1, as expressões anteriores podem ser simplificadas[35]:
2
2
2Vn1,R
N1O,R ≈ (A.21)
OSR
2
2
2Vn2,R π2
N2O,R ≈ (A.22)
3OSR3
2
2
2Vn3,R π4
N3O,R ≈ (A.23)
5OSR5
2
2
2Vn4,R π6
N4O,R ≈ (A.24)
7OSR7
Para obter a potência referida à saı́da das componentes de ruı́do da fonte Vni que
2
dependem da frequência, NiO,A i
, é necessário calcular a integral das equações A.6 e
2
A.11. Para isto, a potência Vni,Ai
será calculada integrando entre 0Hz e 1GHz o produto
2
Vn,Ai
(f )|HOT A,i (f )|2 , onde Vn,A
2
i
(f ) é extraı́do de simulações elétricas e HOT A,i (f ) é a
2
função de transferência do OTA i. O procedimento para obter Vni,Ai
é mostrado na
figura A.4.
Figura A.4: Densidade Espectral de Potência Referida à Entrada através do método

gráfico
2
Para achar a potência referida à saı́da do ruı́do dos OTAs, NA,iO , é utilizado o modelo
em Simulink da figura 4.1. Na entrada de cada estágio é adicionado o bloco colored
2
noise do SDM toolbox. Este bloco tem como parâmetro de entrada a potência Vn,Ai
(f )
e a frequência de sobre-amostragem fS . Também considera o aliasing produzido ao
2
amostrar o espectro de Vn,Ai
(f ).
123
Apêndice B -- Côdigo em Matlab para projetar

e obter as especificações do SDM
• Para projetar o modulador Sigma-Delta são utilizados alguns comandos do SDM

T oolbox do M atlab. O seguinte script é utilizado para obter os coeficientes do
modulador Sigma-Delta e as figuras 4.4, 4.5 e 4.6.
• Script em M atlab para obter o |N T F (z)| para diferentes AO s
• Script para obter o SQNR em função do AO
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
% S c r i p t em Matlab %
% A u t o r : Heiner A l a r c o n Cubas %
% Curva SQNR vs Ganho DC %
% Este S c r i p t gera a curva da %
% f i g u r a 4 . 9 , simulando o esquematico %
% da f i g u r a 4 . 1 para cada ganho DC %
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
gain=2e2 %ganho DC i n i c i a l Ao=200

f o r i =1:199
gain=gain −0.01 * 2 e2 ; %Variando o ganho DC

gain1 ( i ) =gain ;
alfa =( gain1 ( i ) −1) / gain1 ( i ) ;
SimOut=sim ( ' m u l t i b i t c i f f 1 2 2 d B n e w ' ) ;%Obtendo a s a i d a do modulador Sigma−D e l t a
out=V1 ;
spec2= f f t ( 1 5 * out ( 1 : N ) ' . * ds_hann ( N ) ) / ( ( M−1) * N / 4 ) ;% FFT do SQNR
snr_dc ( i ) =calculateSNR ( spec2 ( 1 : Nfb ) , Ntest ) ;%Calculando o SQNR
end
%Plotando o ganho DC vs SQNR
p l o t ( gain1 ( 1 : 9 9 ) ,114 * ones ( 1 , 9 9 ) , ' b ' )
h o l d on
p l o t ( gain1 ( 1 : 9 9 ) , snr_dc ( 1 : 9 9 ) , ' r ' )
g r i d on ;
x l a b e l ( ' Ganho DC [ V / V ] ' , ' f o n t s i z e ' , 2 4 ) ;
124 Apêndice B -- Côdigo em Matlab para projetar e obter as especificações do SDM
y l a b e l ( 'SNR[ dB ] ' , ' f o n t s i z e ' , 2 4 ) ;

legend ( ' Espec .=114dB ' , ' Ganho DC ' ) ;
• Script para obter as curvas gm/ID vs VGS dos transistores tipo-P e tipo-N e as
curvas gm/ID vs ID /(W/L) dos transistores tipo-P e tipo-N
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
% S c r i p t em Matlab %
% A u t o r : Heiner A l a r c o n Cubas %
% Metodologia gm/ I d %
% Usa os a r q u i v o s e x t r a i d o s das simulacoes dos %
% t r a n s i s t o r e s t i p o −P e t i p o −N para o b t e r %
% as f i g u r a s 5 . 1 e 5 ,2 %
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
gmIdvgs=csvread ( ' gmIdvgs . csv ' , 1 ) ; % A r q u i v o de vgs e gm/ ID e x t r a i d o das simulacoes do ←֓

t r a n s i s t o r t i p o N.
gmIdn=gmIdvgs ( : , 2 ) ; % Extracao de gm/ I d do t r a n s i s t o r t i p o N .
vgsn=gmIdvgs ( : , 1 ) ; % Extracao de Vgs do t r a n s i s t o r t i p o N .
gmIdvgsp= l o a d ( ' gmIdp . o u t ' ) % A r q u i v o de vgs e gm/ ID e x t r a i d o das simulacoes do ←֓
t r a n s i s t o r tipo P.
gmIdp=gmIdvgsp ( : , 2 ) ; % Extracao de gm/ I d do t r a n s i s t o r t i p o P .
vthp = 0 . 4 2 ; % tensao l i m e a r do t r a n s i s t o r t i p o P
vthn = 0 . 3 3 5 ; % tensao l i m e a r do t r a n s i s t o r t i p o N
% Figura 5.1 a )
figure (7) ;
p l o t ( vgsn , gmIdp , '−−r ' , ' LineWidth ' , 2 ) ;
h o l d on
p l o t ( vthp * ones ( l e n g t h ( vgsn ) , 1 ) , gmIdn , '−−g ' , ' LineWidth ' , 2 ) ;
h o l d on
p l o t ( ( vthp + 0 . 1 ) * ones ( l e n g t h ( vgsn ) , 1 ) , gmIdn , '−−g ' , ' LineWidth ' , 2 ) ;
g r i d on
x l a b e l ( ' V {GS} [V ] ' , ' f o n t s i z e ' , 1 8 ) ;
y l a b e l ( 'gm/ I D ' , ' f o n t s i z e ' , 1 8 ) ;
% Figura 5.1 b )
figure (8) ;
h o l d on
p l o t ( vgsn , gmIdn , ' g ' , ' LineWidth ' , 2 ) ;
h o l d on
p l o t ( vthn * ones ( l e n g t h ( vgsn ) , 1 ) , gmIdn , '−−r ' , ' LineWidth ' , 2 ) ;
h o l d on
p l o t ( ( vthn + 0 . 1 ) * ones ( l e n g t h ( vgsn ) , 1 ) , gmIdn , '−−r ' , ' LineWidth ' , 2 ) ;
x l a b e l ( ' V {GS} [V ] ' , ' f o n t s i z e ' , 1 8 ) ;
g r i d on
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
Apêndice B -- Côdigo em Matlab para projetar e obter as especificações do SDM 125
% Figura 5.2
IDWLN=csvread ( ' I d n . csv ' , 2 ) ; % E x t r a i n d o a c o r r e n t e normalizada do t r a n s i s t o r t i p o N

IDP= l o a d ( ' I d p . o u t ' ) ; % E x t r a i n d o a c o r r e n t e normalizada do t r a n s i s t o r t i p o P
IDWLP=IDP ( : , 2 ) ;
figure (9) ;
semilogx ( IDWLN ( : , 2 ) / 5 , gmIdn ( 2 : 1 0 0 0 ) , '−−r ' , ' LineWidth ' , 2 ) ;
h o l d on
semilogx ( IDWLP , gmIdn ( 2 : 1 0 0 1 ) , ' g ' , ' LineWidth ' , 2 ) ;
g r i d on
x l a b e l ( ' I D / (W/ L ) ' , ' f o n t s i z e ' , 1 8 ) ;
legend ( ' t i p o −N ' , ' t i p o −P ' ) ;
126 Apêndice B -- Côdigo em Matlab para projetar e obter as especificações do SDM
127
Apêndice C -- Modelos em VerilogA dos

blocos analógicos e digitais
///////////////////////////////////////////////////////
// Script de VerilogA /
/ / Autor : Heiner Alarcon Cubas /
/ / OTA totalmente diferencial /
/ / 11 de Outubro do 2012 /
///////////////////////////////////////////////////////
` include ” constants . vams ”
` include ” disciplines . vams ”
` define dB2dec ( x ) pow ( 1 0 , x / 2 0 )
module ota1 ( vinp , vinm , vdd , vss , voutp , voutm , vcom ) ;
i n p u t vinp , vinm , vcom ; / / entrada diferencial

inout vdd , vss ; / / tensoes de alimentacao
output voutp , voutm ; / / saida differencial
electrical vinp , vinm , vdd , vss , voutp , voutm , vcom ;
/ / Declaracao de Parametros
parameter r e a l Voh = 2 . 4 , Vol = −2.4; / / Limites de Saturacao na saida ( V ) .

parameter r e a l dVo =( Voh−Vol ) / 2 4 ; / /
parameter r e a l Voffset =0; / / Tensao de Offset ( V ) .
parameter r e a l Av =1000; / / Ganho DC ( V / V ) .
parameter r e a l GBW=20M ; / / Produto Ganho−Largura de Banda ( Hz ) .
parameter r e a l Tr =0 , Tf =0;
parameter r e a l SRP =( Tr ==0)?GBW : ( Voh−Vol ) / Tr ; / / Slew Rate positivo ( V / s ) .
parameter r e a l SRN =( Tf ==0)?SRP : ( Voh−Vol ) / Tf ; / / Slew Rate negativo ( V / s ) .
parameter r e a l Tdhl =1/ SRN ; / / atraso deixando o maior limite de saturacao ( s ) .
parameter r e a l Tdlh =1/ SRP ; / / atraso deixando o menor limite de saturacao ( s ) .
parameter r e a l Fp2 =10 * GBW ; / / Segundo polo dominante ( Hz ) .
parameter r e a l Frz =10 * Fp2 from [ 2 0 0 * GBW / Av : 1 0 0 * GBW * Av ] ; / / RHP zero ( Hz ) .
parameter r e a l Rdc =2000; / / Resistencia DC de saida ( Ohms ) .
parameter r e a l Rac=Rdc / 4 from [ Rdc * 0 . 0 5 : Rdc * 0 . 8 ] ; / / Resistencia AC de saida ( Ohms ) .
parameter r e a l lsp =0 , lsn =0; / / Opcao de corrente de saida e limite de corrientes .
parameter r e a l Debug=0 from [ 0 : 2 ] ; / / bandeira de Debug 0=no , 1=params , 2 op . i n f o ;
/ / Declaracao de Variaveis
128 Apêndice C -- Modelos em VerilogA dos blocos analógicos e digitais
voltage n0 ;
electrical n2p , n1p , n1n , n2n ; / / nos internos
r e a l a3 ;
r e a l Vhs ;
r e a l gm1 , ih1 , il1 ;
r e a l r1 ;
r e a l vh2 , vl2 , dv2 ;
r e a l cc ;
r e a l gm3 , vc3 ;
r e a l r3 , ro ;
r e a l ih4 , il4 ;
r e a l I1n , I2n , I3n , I4n , I1p , I5n , I2p , I3p , I4p , I5p ;
electrical vm , com , vp ;
analog f u n c t i o n r e a l ftanh0 ;
i n p u t x , gain , voffset , hi , lo ;
r e a l x , gain , voffset , hi , lo ;
r e a l dv , argos ;
begin
dv =( hi−lo ) / 2 ;
argos=atanh(−lo / dv−1) ;
ftanh0=lo+dv * ( 1 + tanh ( gain * ( x−voffset ) / dv+argos ) ) ;
end
endfunction
/ / Limitador de Tensao
analog f u n c t i o n r e a l fivxlim ;
i n p u t v , Vhi , Vlo , lhi , llo , dV ;
r e a l v , Vhi , Vlo , lhi , llo , dV ;
fivxlim=abs ( lhi ) * exp ( max ( 4 . 6 * ( v−Vhi ) / dV , −30) )−abs ( llo ) * exp ( max ( 4 . 6 * ( Vlo−v ) / dV , −30) ) ;
endfunction
/ / Inicializacao
analog begin
@ ( initial_step ( ” static ” , ” tran ” , ” pss ” , ” pac ” , ” pdisto ” ) ) begin
i f ( a3 ==0) begin
r3=Rdc−Rac ;
r1 =98 * r3 ;
a3= s q r t ( 0 . 2 5 + 0 . 0 1 * Frz * Av / GBW ) −0.5;
gm1=Av / ( a3 * r1 ) ;
ro=Rac ;
gm3=a3 / r3 ;
cc=gm1 / ( 6 . 2 8 3 1 8 5 3 * GBW * ( 1 + 1 / a3 ) ) ;
ih1=SRP * cc ;
il1=abs ( SRN ) * cc ;
Vhs =( Voh−Vol ) / 2 ;
vh2=Vhs / a3+Tdlh * SRP ;
vl2=−Vhs / a3−Tdlh * abs ( SRN ) ;
dv2 =( vh2−vl2 ) / 3 0 ;
vc3 =( Vol+Vhs ) / a3 ;
ih4=−vl2 * gm3−Vhs / r3 ;
il4=vh2 * gm3−Vhs / r3 ;
end
end
/ / Definimos as correntes dos nos do circuito

V ( com )<+V ( vcom ) ;
V ( n0 )<+laplace_np ( V ( vinp , vinm ) ,{1} ,{ −6.2831853 * Fp2 , 0 } ) ;
I1p=ftanh0 ( V ( n0 ) , gm1 , Voffset , ih1 ,−il1 ) ;
I2p=fivxlim ( V ( n1p ) , vh2 , vl2 , ih1 , il1 , dv2 ) ;
I3p=gm3 * V ( n1p ) ;
I4p=fivxlim ( V ( vp ) , Voh , Vol , ih4 , il4 , dVo ) ;
I ( n1p ) <+I1p+V ( n1p ) / r1+I2p ;
I ( n1p , vp )<+cc * ddt ( V ( n1p , vp ) ) ;
I ( vp )<+I3p+V ( vp ) / r3+I4p ;
V ( voutp )<+V ( vp ) /2+ V ( com ) ;
V ( voutm )<+−V ( vp ) /2+ V ( com ) ;
end
endmodule
///////////////////////////////////////////////////////
/ / Chave CMOS /
///////////////////////////////////////////////////////

module adc_tg ( A , B , IN , VDDA , VSSA ) ;
inout A , B ;
i n p u t IN , VDDA , VSSA ;
electrical A , B , IN , VDDA , VSSA ;
parameter r e a l vth =0.9 from ( 0 : 3 . 3 ) ;

parameter r e a l Ron=1 from ( 0 : inf ) ;
parameter r e a l Roff=1e9 from ( 0 : inf ) ;
parameter r e a l trf=100p from [ 0 : inf ) ;
parameter r e a l C=10f from ( 0 : inf ) ;
integer selector ;
real Rch ;
analog begin
selector = ( V ( IN ) > vth ) ? 1 : 0 ;
@ ( c r o s s ( V ( IN ) − vth , +1) )
selector = 1 ;
@ ( c r o s s ( V ( IN ) − vth , −1) )
selector = 0 ;
i f ( selector == 1 ) begin
Rch=Ron ;
end
e l s e i f ( selector == 0 ) begin
Rch=Roff ;
end
I ( A , B )<+ V ( A , B ) / transition ( Rch , 0 , trf , trf ) ;

I ( A ) <+ ddt ( C * V ( A ) ) ;
I ( B ) <+ ddt ( C * V ( B ) ) ;
end
endmodule
///////////////////////////////////////////////////////
/ / NAND /
///////////////////////////////////////////////////////

module nand ( O , A , B , vdd , vss ) ;
i n p u t A , B , vdd , vss ;
output O ;
electrical A , B , O , vdd , vss ;
parameter r e a l vh = 1 . 8 ; / / output voltage in high state

parameter r e a l vl = 0 ; / / output voltage in low state
parameter r e a l vth = ( vh + vl ) / 2 ; / / threshold voltage at inputs
parameter r e a l td = 1n from [ 0 : inf ) ; / / delay to start of output transition
parameter r e a l tt = 1n from [ 0 : inf ) ; / / transition time of output signals
r e a l statusa , statusb , out_state , vout ;
analog
begin
@ ( c r o s s ( V ( A ) − vth ) or c r o s s ( V ( B ) − vth ) ) ;
begin
i f ( V ( A )>vth )
statusa =1;
else
statusa =0;
i f ( V ( B )>vth )
statusb =1;
e l s e statusb =0;
out_state =0;
if ( ! ( statusa && statusb ) )
out_state =1;
i f ( out_state )
vout=vh ;
else
vout=vl ;
end
V ( O ) <+ transition ( vout , td , tt , tt ) ;

end
endmodule
133
Apêndice D -- Esquemáticos dos blocos

analógicos e digitais
Neste capı́tulo são mostrados os esquemáticos em Cadence de todos os blocos que

compõem o modulador.
• Esquemático da OTA 1.
Figura D.1: Esquemático da OTA 1

134 Apêndice D -- Esquemáticos dos blocos analógicos e digitais
• Esquemático do Circuito CMFB utilizando capacitores MIM.

Figura D.5: Esquemático do CMFB

Figura D.6: Esquemático da Quantizador


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HEINER GROVER ALARCÓN CUBAS

Projeto de um Modulador Sigma-Delta de

Dissertação apresentada : Escola

ALARCÓN CUBAS, HEINER GROVER

Dissertação (Mestrado) - Programa de Pós-Graduação em

1. Microeletrônica. 2. Moduladores Sigma-Delta. 3. Baixo Consumo

A todos meus familiares por seu constante apoio.

Aos novos amigos que conheci no Brasil.

Ao Peru por ser minha pátria e ao Brasil por ter me acolhido.

ALARCON C. H. G. Projeto de um Modulador Sigma-Delta de Baixo Consumo

Este trabalho descreve o projeto de um modulador Analógico-Digital (A/D) Sigma-Delta

ALARCON C. H. G. Low Power Audio Sigma Delta modulator design . 2013.

2 Modulador A/D Sigma-Delta 7

2.1 Ruı́do de Quantização . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.2 Conversão com Sobre-amostragem . . . . . . . . . . . . . . . . . . . . 8

2.3 Formatação do Ruı́do . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.4 Estabilidade de moduladores Sigma-Delta de ordens maiores que dois 12

2.4.1 Modulador Binário . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.4.2 Moduladores Multi-bit . . . . . . . . . . . . . . . . . . . . . . . . 13

2.5 Especificações dos moduladores Sigma-Delta . . . . . . . . . . . . . . 14

2.5.1 Razão Sinal Ruı́do (SN R) . . . . . . . . . . . . . . . . . . . . . . 15

2.5.2 Razão Sinal Ruı́do e Distorção (SNDR) . . . . . . . . . . . . . . 16

2.5.3 Faixa Dinâmica (DR) . . . . . . . . . . . . . . . . . . . . . . . . 16

2.5.4 Número Efetivo de bits (ENOB) . . . . . . . . . . . . . . . . . . . 16

2.5.5 Figura de Mérito (F oM ) . . . . . . . . . . . . . . . . . . . . . . . 17

2.6 Técnicas de Baixo Consumo de Potência nos moduladores Sigma-Delta 17

2.6.1 Técnica de otimização do número de nı́veis de quantização . . . 17

2.6.2 Técnicas de redução do número de OTAs . . . . . . . . . . . . . 20

2.7 Técnica de Intercalação no Tempo (IT) . . . . . . . . . . . . . . . . . . . 23

3.1 Escolha da Técnica de Baixo Consumo de Potência . . . . . . . . . . . 25

3.2 Arquiteturas dos moduladores Sigma-Delta . . . . . . . . . . . . . . . . 27

3.3 Implementação do modulador Sigma-Delta com blocos analógicos . . . 29

3.3.1 Capacitores Chaveados . . . . . . . . . . . . . . . . . . . . . . . 30

3.3.3 Somador Analógico . . . . . . . . . . . . . . . . . . . . . . . . . 38

3.3.4 Técnica de Chopper . . . . . . . . . . . . . . . . . . . . . . . . . 40

3.3.6 Conversor D/A de quatro bits . . . . . . . . . . . . . . . . . . . . 44

3.3.7 Modulador Sigma-Delta . . . . . . . . . . . . . . . . . . . . . . . 45

4 Especificações do Modulador Sigma-Delta 47

4.1 Tensões de Referência . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

4.2 Orçamento de Ruı́do do Modulador Sigma-Delta . . . . . . . . . . . . . 49

4.3 Modelamento matemático do modulador Sigma-Delta CIF F de Terceira

4.4 Ganho DC Finito dos OTAs . . . . . . . . . . . . . . . . . . . . . . . . . 53

4.5 Slew Rate e Largura de Banda dos OTAs . . . . . . . . . . . . . . . . . 56

4.6 Ruı́do do Modulador Sigma-Delta . . . . . . . . . . . . . . . . . . . . . . 60

4.7 Especificações do Quantizador . . . . . . . . . . . . . . . . . . . . . . . 62

4.7.2 Erro de Ganho . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

5 Projeto Analógico dos blocos básicos do Modulador Sigma-Delta e Resul-

5.1.1 Realimentação de Modo Comum (CMFB) . . . . . . . . . . . . . 68

5.1.2 Projeto do OTA Miller . . . . . . . . . . . . . . . . . . . . . . . . 70

5.2 Projeto das Chaves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

5.3 Projeto do Comparador do Quantizador . . . . . . . . . . . . . . . . . . 80

5.3.1 Projeto do OTA do Comparador . . . . . . . . . . . . . . . . . . . 82

5.4 Simulações e Resultados . . . . . . . . . . . . . . . . . . . . . . . . . 85

5.4.1 Simulações e Resultados dos OTA dos integradores e do somador 85

5.4.2 Simulações e Resultados do OTA do comparador . . . . . . . . 92

5.4.3 Simulações do Comparador . . . . . . . . . . . . . . . . . . . . 95

5.4.4 Simulações do Quantizador . . . . . . . . . . . . . . . . . . . . . 97

5.4.5 Simulações e Resultados do OTA 1 com Chopper . . . . . . . . 99

5.4.6 Simulações e Resultados do Modulador Sigma-Delta . . . . . . 100

6 Conclusões e Trabalhos Futuros 107

6.1 Conclusões . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

6.2 Trabalhos Futuros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Apêndice A -- Análise de Ruı́do do Modulador Sigma-Delta 115