Somadores 1 - 4 - 8 - 16 - 32 - 64 Bits

5/8/2018 Soma dor 1, 4, 8, 16, 32 e 64 bits (VHDL) - slide pdf.c om
UNIVERSIDADE FEDERAL DE SERGIPE (UFS)

CENTRO DE CIÊNCIAS EXATAS E TECNOLÓGICAS (CCET)
DEPARTAMENTO DE COMPUTAÇÃO (DCOMP)
DISCIPLINA: LAB. DE CIRCUITOS DIGITAIS II
PROFESSOR: EDWARD DAVID MORENO ORDOÑEZ
RELATÓRIO DE AULA PRÁTICA

Nº (Prática 03 - LCDII)
Estrutura: Somador 1, 4, 8, 16, 32 e 64 bits
Por
NOME(S) DO(S) ALUNO(S)
Diego Eduardo Alcântara

Quelita Araújo
DATA (19/04/2011) Prática DATA (26/04/2011) Entrega
http://slide pdf.c om/re a de r/full/soma dor-1-4-8-16-32-e -64-bits-vhdl 1/26

1-Introdução
Segundo a UFPEL Um circuito combinacional aritmético implementa operações aritméticas

como adição, subtração, multiplicação e divisão com números binários. A operação aritmética mais
simples é a adição de dois dígitos binários, que consiste de quatro possíveis operações elementares:
0+0=0, 0+1=1,
Entretanto, 1+0=1
quando e 1+1=10.
ambos As três
os operandos são primeiras
iguais a 1,operações produzem
são necessários um dígito
dois dígitos para de soma.
expressar
seu resultado. Neste caso, o transporte (vai-um ou carry, em inglês) é somado ao próximo par mais
significativo de bits. Um circuito combinacional que implementa a adição de dois bits é chamado
meio-somador (half adder, em inglês). Um circuito que implementa a adição de três bits (dois bits
significativos e um carry) é chamado de somador completo (full adder, em inglês). Estes nomes
decorrem do fato de que com dois meio-somadores pode-se implementar um somador completo. O
somador completo é um circuito aritmético básico a partir do qual todos os outros circuitos
aritméticos são construídos.
A operação da adição de dois dígitos binários (bits), a qual pode ser vista como a adição de dois
números binários de um bit cada. Considerando-se todas as 4 combinações de valores que podem
ocorrer, os resultados possíveis dessa adição são:
Tabela 1: Soma de bits
Repare que no último caso acima, o resultado da adição é o valor 2, que em binário necessita de
dois dígitos para ser representado (10). Um circuito aritmético para realizar a adição de dois bits
deve operar
circuito para corretamente parabits
a adição de dois qualquer combinação
deve possuir de valores
duas entradas de saídas,
e duas entrada.conforme
Isso significa quenao
ilustrado
figura 1.
Figura 1: Entradas e Saídas do Meio Somador
Corrobora
mostrado a UFPEL
na figura que,é denomina-se
acima denominado meia-soma a operação
meio somador de adição
(half adder). As de doisentradas,
duas bits. O circuito
A e B,
representam os dois bits a serem adicionados. A saída S representa o dígito menos significativo do
resultado, enquanto que a saída Cout representa o dígito mais significativo do resultado, o qual
também é conhecido por transporte de saída (carry out), uma vez que ele assume valor 1 somente
quando o resultado da soma de A e B não pode ser representado num único dígito.
Note que a saída S nada mais é do que o XOR entre A e B Já a saída
Cout é o and entre A e B (Cout = A × B). Então, um circuito para o meio somador usa apenas uma
porta XOR de duas entradas e uma porta E de duas entradas, conforme mostrado no circuito 1.

Circuito 1: Meio somador

Pode-se observar então, que o resultado é obtido mediante a adição de três bits: um pertencente
ao número A, um pertencente ao número B e um terceiro que é o transporte proveniente do
resultado da adição entre os bits da posição anterior. Resumindo quando somamos dois números
binários que possuem mais de um dígito cada ocorre o transporte diferente de zero para a soma de
um par de dígitos intermediários, a soma do par seguinte deverá considerar esse transporte
proveniente do par anterior justifica a UFPEL.
O circuito capaz de realizar a soma de três bits (A, B e Cin), gerando o resultado em dois bits (S
e Cout) é denominado somador completo (full adder, em inglês). Apesar da entrada Cin
normalmente receber o transporte proveniente da soma imediatamente anterior (carry in, em inglês),
a rigor as três entradas são absolutamente equivalentes sob o ponto de vista funcional. A tabela
verdade para a soma completa é mostrada na tabela 2, juntamente com o mapa de Karnaugh (figura
2).
A B Cin Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Tabela 1: Tabela verdade do Somador completo de 1 bit
Conforme pode-se ver
Figura 1: mapa de Karnaugh

pelo mapa de Karnaugh acima, a expressão mínima em soma de produtos para S contém todos os
termos da função:
O circuito que implementa a saída S do somador completo pode ser derivado a partir da equação em
soma de produtos acima. No entanto, pode-se ainda manipular tal equação conforme segue:

Logo, o circuito para a saída S do somador completo pode também ser representado com duas
portas XOR.
Figura 2: mapa de Karnaugh na equação com portas XOR
A saída Cout tem como expressão mínima em soma de produtos:
Circuito 2: circuito para o somador completo de 1 bit
A UFPEL Conclui que utilizando n somadores completos, pode-se realizar um somador capaz de
operar dois números binários de n bits (Tanto os circuitos de somadores de 4, 8, 16, 32 e 64 bits
vistos em sala de aula quanto vários mais). Dessa forma, o dígito de ordem i do resultado, Si, será
obtido
de pela
índice adiçãocomo
i recebe de Ai,entradas
Bi e Ci Ai,
, onde
Bi eCiCié, ogerando
transporte proveniente
a soma do dígito
Si e o valor anterior.Ci+1
de transporte O somador
, o qual
será entrada para o somador completo do dígito seguinte (i+1). A construção de um somador para
operar dois números binários de n bits requer o uso de n somadores completos, conectados segundo
a mesma topologia mostrada na figura do circuito somador paralelo para números binários com 4 bits
(figura 5).

Figura 5: circuito somador paralelo para números binários com 4 bits.
2-Descrição Principal da atividade
No Laboratório foi proposto à implementação do Somador de 1, 4, 8, 16, 32 e 64 bits. Com o

objetivo de verificarmos a diferença entre as diferentes implementações. Como visto, no laboratório
a implementação do código discernia apenas no número de n bits existentes, ou seja, o vetor que faz
a soma dos números binários era do tamanho referente ao bit pretendido 1, 4, 8, 16, 32 ou 64. Mas,
a lógica do código continuava a mesma e o RTL entre eles diferenciava-se na quantidade de portas
lógicas que aumentava de acordo, com a quantidade de bits. Abaixo estão às implementações dos
códigos dos somadores. Em negrito, verifica-se a lógica existente que não muda:
library ieee; library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_1164.all;
entity s1a is entity soma04 is
port(cin,a,b: in std_logic; port(cin: in std_logic;
s,cout: out std_logic); a,b: in std_logic_vector (3 downto 0);
end s1a; cout: out std_logic;
architecture arch_soma01 of s1a is s: out std_logic_vector (3 downto 0));
begin end soma04;
s<=a xor b xor cin; architecture arch_soma04 of soma04 is
cout<=(a and b) or (cin and a) or (cin and b); begin
end arch_soma01; process (a,b,cin)
variable soma:std_logic_vector(3 downto 0);
Tabela 3: Somador de 1 bit variable c: std_logic;
begin
c:=cin;
for i in 0 to 3 loop
soma(i):=a(i) xor b(i) xor c;
end c:= (a(i) and b(i)) or ((a(i) xor b(i)) and c);
loop;
cout<=c;
s<=soma;
end process;
end arch_soma04;
Tabela 4: Somador de 4 bits

library IEEE; library ieee;

use IEEE.std_logic_1164.all; use ieee.std_logic_1164.all;
entity soma8 is entity somador16bits is
port ( port (
cin: in STD_LOGIC_VECTOR(7
a,b: STD_LOGIC; DOWNTO 0); cin: in STD_LOGIC_VECTOR(15
a,b: STD_LOGIC; DOWNTO 0);
cout: out STD_LOGIC; cout: out STD_LOGIC;
s: out STD_LOGIC_VECTOR(7 DOWNTO 0) s: out STD_LOGIC_VECTOR(15 DOWNTO 0)
); );
end soma8; end somador16bits;
architecture somador8bits_arch of soma8 is architecture somador16bits_arch of somador16bits is
begin begin
process(a,b,cin) process(a,b,cin)
variable soma:std_logic_vector(7 downto 0); variable soma:std_logic_vector(15 downto 0);
variable c:std_logic; variable c:std_logic;
begin begin
c := cin; c := cin;
for i in 0 to 7 loop for i in 0 to 15 loop
soma(i) := a(i) xor b(i) xor c; soma(i) := a(i) xor b(i) xor c;
c := (a(i) and b(i)) or ((a(i) xor b(i)) and c); c := (a(i) and b(i)) or ((a(i) xor b(i)) and c);
end loop; end loop;
cout <= c; cout <= c;
s <= soma; s <= soma;
end process; end process;
end somador8bits_arch; end somador16bits_arch;
library ieee; library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_1164.all;
entity soma32 is entity soma32 is
port ( port (
cin: in STD_LOGIC; cin: in STD_LOGIC;
a,b: in STD_LOGIC_VECTOR(31 DOWNTO 0); a,b: in STD_LOGIC_VECTOR(31 DOWNTO 0);
cout: out STD_LOGIC; cout: out STD_LOGIC;
s: out STD_LOGIC_VECTOR(31 DOWNTO 0) s: out STD_LOGIC_VECTOR(31 DOWNTO 0)
); );
end soma32; end soma32;
architecture somador32bits_arch of soma32 is architecture somador32bits_arch of soma32 is
begin begin
process(a,b,cin) process(a,b,cin)
variable soma:std_logic_vector(31 downto 0); variable soma:std_logic_vector(31 downto 0);
variable c:std_logic; variable c:std_logic;
begin begin
c := cin; c := cin;
for i in 0 to 31 loop for i in 0 to 31 loop
soma(i)
c := (a(i):=and
a(i)b(i))
xor or
b(i)((a(i)
xor c;
xor b(i)) and c); soma(i)
c := (a(i):=and
a(i)b(i))
xor or
b(i)((a(i)
xor c;
xor b(i)) and c);
end loop; end loop;
cout <= c; cout <= c;
s <= soma; s <= soma;
end process; end process;
end somador32bits_arch; end somador32bits_arch;
Tabela 7: Somador de 32 bits Tabela 8: Somador de 64 bits
Os resultados das simulações junto com o TTD e RTP e eventuais comparações encontram-se
abaixo.
3-Resultados de Simulação

Iniciamos este laboratório escrevendo o código em VHDL (descrita no tópico 2 deste

relatório) no programa Quartus II, e compilamos o código identificando sua funcionalidade da soma
para os bits referentes. Quando não encontramos erros na compilação procuramos as estatísticas e
resultados do algoritmo TPD, RTL VIEW, Simulação por tempo e Simulação Funcional no Quartus.
Por tanto, abaixo é observado o Flow Summary referente às instruções VHDL, ou seja, a imagem do
resultado daSegue
compilação do código.
o resultado das implementações do código realizadas no laboratório de circuitos
digitais II dos Somadores 1, 2, 4, 8, 16, 32 e 64 bits apresentadas abaixo:
Figura 6: Summary do Somador de 1 bit Figura 7: Summary do Somador de 4 bits
Figura 8: Summary Somador de 8 bits Figura 9: Summary do Somador de 16 bits
Figura 10: Summary do Somador de 32 bits Figura 11: Summary do Somador de 64 bits

Nas imagens do Flow Summary do Quartus podemos observar as informações do

Summary de cada somador, dentre elas destacamos o “total logic elements” e o “total pins” que para
compilação do somador de 1 bit possui: 2 / 33.216 || o total de pinos é de: 5 com a porcentagem de:
1%.
- Já o somador de 4 bits tem: 11 / 33.216 || o total de pinos é de: 14 sendo a porcentagem de: 3%.
com- O somador de 8de:

a porcentagem bits obteve o total logic elements de: 21 / 33.216 || o total de pinos é de: 26
5%.
- O somador de 16 bits obteve o total logic elements de: 41 / 33.216 || o total de pinos é de: 50
com a porcentagem de: 11%.
com a porcentagem de: 21%.
com a porcentagem de: 41%. Abaixo apresentamos o quadro comparativo (tabela 9) entre os
somadores para maior compreensão dos dados.
Tabela 9: Quadro Comparativo entre os somadores

Som. 1 bit Som. 4 bits Som. 8 bits Som. 16 bits Som. 32 bits Som. 64 bits
Total logic Elements 2 11 21 41 81 161
Total Pins 5 14 26 50 98 194
Porcentagem Pins 1% 3% 5% 11% 21% 41%
Como observado o Flow Summary foi captado de todas as implementações e todas tiveram as
características acima relatadas. A versão do Quartus II 9.0 mostra que o circuito foi sintetizado, com
sucesso, para o dispositivo EP2C35F672C6 da família Cyclone II com o total de 33.216 elementos
lógicos que poderiam ser usados nos somadores mas, foram usados os elementos destacados acima.
E o total de pinos que poderiam ser usados de 475. As outras características foram iguais, não
discernindo uma das outras.
Nas figuras abaixo capturamos o TPD que consiste no intervalo de tempo mínimo e
máximo para um sinal propagar de um pino de entrada do circuito ate um pino de saída. Podemos
notar, que na 1° posição do somador de 1 bit (figura 12) o sinal propagou da entrada b à saída s e
obteve um intervalo de propagação de 11.955 ns, o pior tempo entre as demais iterações entre
entradas e saídas e, como constatamos o melhor tempo foi a sexta posição que obteve 5.152 ns na
propagação da entrada a à saída cout. Ao total foram 6 iterações nas entradas e saídas.
Figura 12: TPD do Somador de 1 bit

Já o somador de 4 bits (figura 13) das 33 operações entre entradas e saídas pode-se citar
que a primeira posição obteve 16.320 ns de intervalo de tempo ocasionado da propagação do pino
de entrada a[0] ao pino de saída cout. Esse circuito, também possui o maior tempo na primeira
posição, nas demais posições analisamos que a velocidade de propagação é maior ficando mais
veloz o circuito.

Figura 13: TPD do somador de 4 bits
O somador de 8 bits (figura 14)apresentou um intervalo de tempo menor que o somador

de 4 bits referente à primeira posição que foi de 15.092 ns – a diferença foi de 1, 228 ns – de
propagação da entrada b[0] à saída s[7].
Figura 14: TPD do Somador de 8 bits
O Somador de 16 bits (figura 15) obteve um tempo bem maior de 23.913 ns da entrada
cin a saída s[13] que já era de se esperar pelo tamanho do vetor que aumentou relativo à maior
quantidade de entradas e saídas que os demais somadores anteriores. Para ilustração da grande
quantidade, tiveram 201 iterações entre entradas e saídas para obter o resultado da soma de bits. A
sexta posição obteve 22.771 ns de propagação da entrada cin à saída cout, melhor desempenho
referente a primeira posição.
Figura 15: TPD do somador de 16 bits.

O TPD do Somador de 32 bits (figura 16) na primeira iteração do processo propagou-se

da entrada cin à saída s[31] com o tempo de 28.785 ns. Vimos que para todos os somadores a
primeira posição sempre obtém o maior tempo das demais posições.
Figura 16: TPD do somador de 32 bits
O Somador de 64 bits (figura 17) apresentou um intervalo de tempo quase o dobro do

somador de 32 bits referente a primeira posição, o tempo foi de 55.882 ns que foi propagado da
entrada a[0] à saída s[63]. Ou seja, o pior tempo do circuito, e o melhor referente a essa analise da
tabela, foi da sexta posição que teve um tempo de 55.449 ns.
Figura 17: TPD do Somador de 64 bits
4-Conclusão
O Trabalho proposto foi realizado com o objetivo da analise da implementação dos

somadores de 1, 4, 8, 16, 32 e 64 bits. Visto que,
Para finalizar o relatório observamos que os somadores, independentemente, da
quantidade de bits na sua implementação propõe a mesma lógica. Há então, uma facilidade em
escrever o código e o entendimento do mesmo. Além de que, praticar a teoria fez a gente abrir os
olhos para entender a soma em bits. Antes, entender o carry (Transporte vai-um) era complicado.
Agora facilitou muito. Tomamos por base para introdução do relatório o portal:
minerva.ufpel.edu.br/~guntzel/isd/isd3.pdf, achamos que este portal é bem completo e fácil de
explicar a funcionalidade do somador. Dessa forma, unindo nosso conhecimento obtido em aula
com um estudo mais aprofundado em casa aplicamos na elaboração do relatório.
Observamos que a medida que aumentava-se os bits do somador mais complexo ficava
o RTL e o Waveform. Como também a iteração das operações de entradas e saídas do TPD se
tornavam mais lentas, claro, que já esperávamos isso, por conta, do tamanho do vetor que aumentou
consideravelmente.
A dificuldade
dos somadores de 16, 32 maior encontrada
e 64 bits foi da
por conta, analisar
grandeo RTL e a Simulação
quantidade de bits por tempo eefuncional
de entrada saída. E

também ao realizar o laboratório dos Somadores, o tempo foi consideravelmente curto para fazer
tantas implementações e analises.
5- Anexos
Após o TPD selecionamos no programa Quartus a opção de gerar o RTL dos códigos.
Portanto, nas figuras abaixo temos o RTL que foram capturados na tela de todos os somadores.
Observamos que quanto mais bits o somador possui, maior será o circuito. Mais entradas terão
dessa forma, foi dificultado o entendimento e compreensão. Por que, ainda não temos muita
experiência. Mas, foi gratificante tentar entender o sentido e como os somadores se comportam no
hardware.
Circuito 4: Somador de 4 bits

Circuito 3: Somador de 1 bit




Após o RTL, criamos um arquivo Vector Waveform para formar as ondas e analisar a
simulação por tempo que é aplicada para “verificar as características de temporização, que são
inerentes à construção interna do FPGA usado e da forma como o projeto é construído dentro do
chip; ou seja, simulação temporal verifica o funcionamento real do projeto” conforme o CPDEE
define. Como também observamos a simulação funcional para “Verificar se a funcionalidade do
projeto desenvolvido está correta; em outras palavras, a simulação funcional verifica a lógica”,
conceitua o CPDEE. Notamos que na simulação funcional ocorre um atraso no processo comparado
à simulação por tempo, pois, há uma complexidade maior no processamento da lógica de um chip.
Sendo assim, iremos analisar segundo as informações do TPD, Simulação Funcional e
por tempo cada uma das implementações realizadas no laboratório e ver qual o melhor desempenho
entre elas.
Figura 3: Somador de 1 bit. Waveform por tempo

Figura 4: Somador de 1 bit, Waveform funcional
Figura 6: Somador de 4 bits (Tempo)
Figura 5: Somador 4 bits (funcional)
Figura 12: Somador 8 bits (Funcional)

Figura 7: Somador de 8 bits (TEMPO)

Figura 14: Somador de 16 bits (tempo)

Figura 15: Somador de 16 bits (fUNCIONAL)

Figura 16: SOMADOR 32 BITS TEMPO

Figura 17: Somador 32 bits Funcional


Figura 18: Somador 64 bits Tempo


Figura 8: Somador 64 bits funcional

6- Referências
UFPEL. Somador. Disponível em: http://minerva.ufpel.edu.br/~guntzel/isd/isd3.pdf, acesso em 23

abril 2011.
CPDEE. QUARTUS II – DESENVOLVIMENTO DE PROJETOS VIA ESQUEMÁTICO.
Disponível em: http://www.cpdee.ufmg.br/~frank/lectures/SPP/SPP-Tutorial_quartus2_v1-1.pdf,
acesso em 13 abril 2011.
ORDONEZ, E. D. M; PEREIRA, F. D; PENTEADO, C. G.; PERICINI, R. A. Projeto,

Desempenho e Aplicações de Sistemas Digitais em Circuitos Programáveis (FPGA) . Ed Bless,
2003.

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Segundo a UFPEL Um circuito combinacional aritmético implementa operações aritméticas

Figura 1: Entradas e Saídas do Meio Somador

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Circuito 1: Meio somador

Figura 1: mapa de Karnaugh

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Figura 2: mapa de Karnaugh na equação com portas XOR

A saída Cout tem como expressão mínima em soma de produtos:

Circuito 2: circuito para o somador completo de 1 bit

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Figura 5: circuito somador paralelo para números binários com 4 bits.

2-Descrição Principal da atividade

No Laboratório foi proposto à implementação do Somador de 1, 4, 8, 16, 32 e 64 bits. Com o

Tabela 4: Somador de 4 bits

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Iniciamos este laboratório escrevendo o código em VHDL (descrita no tópico 2 deste

Figura 6: Summary do Somador de 1 bit Figura 7: Summary do Somador de 4 bits

Figura 8: Summary Somador de 8 bits Figura 9: Summary do Somador de 16 bits

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Nas imagens do Flow Summary do Quartus podemos observar as informações do

com- O somador de 8de:

Tabela 9: Quadro Comparativo entre os somadores

Figura 12: TPD do Somador de 1 bit

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Figura 13: TPD do somador de 4 bits

O somador de 8 bits (figura 14)apresentou um intervalo de tempo menor que o somador

Figura 14: TPD do Somador de 8 bits

Figura 15: TPD do somador de 16 bits.

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O TPD do Somador de 32 bits (figura 16) na primeira iteração do processo propagou-se

Figura 16: TPD do somador de 32 bits

O Somador de 64 bits (figura 17) apresentou um intervalo de tempo quase o dobro do

Figura 17: TPD do Somador de 64 bits

O Trabalho proposto foi realizado com o objetivo da analise da implementação dos

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Circuito 4: Somador de 4 bits

Circuito 5: Somador de 8 bits

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Circuito 5: Somador de 16 bits