VII Workshop de Iberchip IWS2001 Um comparador de corrente Schmitt-trigger digitalmente programvel

W. Prodanov1, C. E. Paghi1, M. C. Schneider1 Laboratrio de Circuitos Integrados Universidade Federal de Santa Catarina UFSC CEP 88 040-900 - Florianpolis - SC - Brasil e-mail: prodanov@eel.ufsc.br
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Abstract:
This work presents a new compact structure for a digitally programmable Schmitt-trigger comparator, which is compatible with VLSI processes and allows low-voltage operation. Initially, the operation principle of the comparator is presented. After that, we show how to program it means of a Mosfet-Only Current Divider. In order to detail the operation of the comparator, the basic cells which are constitute the comparator are also presented. These basic cells are the MOCD, a voltage divider, and the operational amplifiers. Finally, simulated and experimental results of a discrete prototype together with the layout of the Schmitt-trigger in a 0.8m CMOS technology are shown.

Resumo:
Este trabalho apresenta uma nova estrutura compacta para um comparador Schmitt-trigger digitalmente programvel, inteiramente compatvel com VLSI e com baixas tenses de alimentao. Inicialmente apresentado um comparador no programvel e, ento, seus conceitos e princpio de funcionamento so estendidos estrutura programvel. A programabilidade obtida por uma rede MOS divisora de corrente conhecida como MOCD (Mosfet-Only Current Divider). A fim de detalhar o funcionamento da estrutura, so apresentados tambm as clulas bsicas que compem o comparador, sendo elas o citado MOCD, o divisor de tenso que o circuito de polarizao e os amplificadores operacionais. Em cada uma delas so apresentados particularidades que definem o comportamento geral da estrutura. Por fim, so apresentados os resultados obtidos em simulao e experimentalmente em um prottipo discreto. Apresentamos tambm um leiaute realizado visando integrar o Schmitt-trigger em tecnologia CMOS 0.8m.

Um comparador de corrente Schmitt-trigger digitalmente programvel I. Introduo

Caminhando em direo tendncia dos sistemas totalmente integrados com baixa tenso de alimentao, o desenvolvimento de clulas bsicas que se enquadrem neste contexto extremamente til para acelerar o desenvolvimento de sistemas mais complexos. Os comparadores podem ser considerados uma dessas clulas. Em especial, os comparadores Schmitt-trigger, tambm conhecidos como comparadores com histerese, so preferencialmente utilizados em circuitos que necessitem comparao entre sinais, por possurem a virtude de eliminar o problema de multi-chaveamento que os rudos ocasionam, no instante em que os sinais esto no limiar de comutao.

Schmitt-Trigger

Figura 1 - Funcionamento bsico do Schmitt-trigger O presente artigo mostra uma estrutura simples e compacta de um Schmitt-trigger de corrente, compatvel com circuitos VLSI. Inicialmente apresentaremos a estrutura bsica do comparador, estendendo seus conceitos ao comparador programvel. Em seguida apresentamos as clulas bsicas utilizadas no mesmo a fim de detalhar o funcionamento do circuito. Por fim, apresentamos alguns resultados obtidos em simulao e experimentalmente, bem como o layout desenhado a fim de integrar o Schmitt-trigger em tecnologia CMOS.

II. O Schmitt-trigger
Inicialmente apresentamos o circuito eltrico do comparador com uma topologia no programvel (Figura 2). Este circuito tem entrada em corrente (IIN), caracterizando-se assim como um comparador de corrente com histerese. Vamos considerar inicialmente a tenso de sada VX em nvel alto (Vdd) e, conseqentemente VY em nvel baixo (Vss). Desta forma teremos uma corrente IREF circulando atravs do transistor M1 e a corrente em M2 ser zero. Assumimos ainda que IIN seja positivo e maior que IREF. Desta forma teremos uma corrente IDIFF positiva e a queda de tenso V em M3 negativa. Assim a tenso V- do comparador A2 ser menor que a tenso V+ resultando numa tenso igual a Vdd no n N3 e, conseqentemente VX em nvel alto, reforando que o estado considerado estvel. Se comearmos a diminuir IIN, fazendo-a inclusive negativa, haver um instante em que IDIFF ser zero. Se diminuirmos ainda mais IIN, IDIFF se tornar negativa, a tenso V em M3 ser positiva; conseqentemente, a tenso V- do comparador A2 ser maior que a tenso V+, a tenso do n N3 ser Vss e VX comutar passando ao nvel baixo. Verificamos que o valor de IIN para que IDIFF se anule e, conseqentemente haja a comutao, ser IREF, pois para este valor a corrente que flui atravs de M1 ser toda drenada por IIN.
Vdd M1 Vdd Vdd

Idiff
_

M3 +

VX Iref
N1

VY
A2

A1 N3 Vss

Iin
M2

Iref
Vbias

N2 Vbias

VY
Vss

VX
Vss Vss

Figura 2 - Schmitt-trigger no programvel

Observe que, aps a comutao, M1 no mais conduzir e a corrente em M2 ser IREF. Esta troca refora o novo estado do comparador uma vez que IDIFF ter seu valor aumentado em mdulo, mas ainda negativa segundo a referncia. De forma anloga, se agora aumentarmos a corrente de entrada, observamos que para IIN igual a + IREF, a corrente IDIFF ser zero e se continuarmos aumentando IIN, IDIFF se tornar positiva, VM3 ser negativa, V- do comparador A2 menor que V+ e VX comutar novamente retornando ao nvel alto. Note que a mesma anlise vlida caso tenhamos as corrente dos transistores M1 e M2 diferentes. O dimensionamento adequado aos nveis de corrente do circuito do transistor M3 imprescindvel. Ele deve ser dimensionado tal que sua corrente de saturao seja:

I M3_ MAX I DIFF_ MAX I M3 _ MAX I IN _ MAX + I REF

Uma razo de aspecto W/L para M3 cerca de 4 vezes maior que as dos transistores M1 e M2, permite, com uma boa margem de segurana, que se utilize uma corrente IIN mxima 2 vezes maior que IREF. Caso este limite no seja obedecido, o transistor M3 entrar na regio de corrente de dreno saturada que causar uma caracterstica no linear na realimentao do amplificador operacional A1. Como conseqncia, no poderemos mais predizer o valor da tenso no n N1, descaracterizando completamente o comparador.
Vdd

VX
VC

Iref
MOCD 1

Vdd

b0 bn

Idiff
M3

Vdd

(1) Iref Iref

N1
Iin

A1 A2

VX

Iref
N2
MOCD 2

N3

Vss

Vbias

(1) Iref )
VC

b0 bn

Vbias Vbias

VY Iref

VY
Vss Vss

Figura 3 Comparador programvel utilizando divisores de corrente Para que tenhamos o mesmo valor de corrente IREF nos transistores M1 e M2 indispensvel que tenhamos uma tenso no n N1, tal que o conjunto de tenses aplicadas a eles (VG, VD e VS) gerem a mesma corrente IREF desejada para os dois transistores. Esta tenso pode ser obtida atravs de um divisor de tenso, que apresentaremos mais adiante, e que nos fornece este valor de tenso aqui denominada Vbias. Agora, se ao invs de utilizarmos os transistores M1 e M2, usarmos dois componente que submetidos ao mesmo conjunto de potenciais destes transistores, apresentem uma corrente IREF no terminal de entrada e correntes IREF e IREF nos terminais de sada, conforme indicado no circuito da Figura 3, onde e so menores que 1. Vx

Iin
Iref Iref

>

Figura 4 - Curva de transferncia do comparador programvel

O efeito desta diviso que os novos valores de corrente IIN para o qual teremos as comutaes sero IREF e -IREF. Os valores de e podem ser diferentes e assim teremos um lao assimtrico de histerese. Na Figura 4 apresentamos a curva de transferncia ideal do comparador. A programabilidade do comparador por histerese feita atravs de divisores de corrente, que como mostraremos mais adiante, efetuam tal diviso segundo uma palavra digital de controle, que determina os valores de e .

III. O divisor de tenso

Na Figura 5 apresentamos o divisor de tenso que nos gera o valor Vbias para polarizarmos adequadamente o comparador. Os transistores MA e MB so idnticos.

MA

ID Vbias

MB

Figura 5 - O divisor de tenso Para definir os valores de Vbias e ID usamos o modelo baseado em corrente apresentado em [1], onde a corrente de dreno dada por: W ID = [ f (V G , V S ) f (V G , V D )]
L

Para o nosso divisor de tenso:

ID ID
A

W L W = L =

[ f (V G [ f (V G

,V ,V

) )

f ( G ,V V f ( G ,V V

DD

)] )]

SS

(I)

A partir das duas expresses acima e sabendo que IDA = IDB, conclumos que: 1 f ( G ,V X )= V [ f (V G , V SS ) + f (V G , V DD )]
2

(II)

Definindo uma corrente IMAX como a corrente de um transistor idntico aos utilizados no divisor de tenso da Figura 5, quando este estiver polarizado com o conjunto de tenses VG=VD=VDD e VS=VSS, podemos afirmar que: W I MAX = [ f (V G , V SS ) f (V G , V DD )]
L

(III)

Substituindo (II) e (III) em (I), chegamos concluso que:

ID
A

= ID B =

1 I MAX 2

Portanto, a tenso Vbias tal que a corrente em MA e MB ser metade da corrente de saturao de um dos transistores submetido aos potenciais VG=VD=VDD e VS=VB=VSS. Polarizando os transistores com a tenso Vbias do n intermedirio teremos a mxima excurso de corrente para os transistores. As curvas da Figura 6 indicam as caractersticas de sada de dois transistores polarizados da mesma forma que os transistores MA e MB da Figura 5. Os pontos de operao tambm so indicados. Na Figura 6 a), temos VS=VSS e VD=Vbias e na Figura 6 b), VS=Vbias e VD=VDD. Como utilizamos transistores NMOS para formar o divisor, a tenso Vbias gerada estar mais prxima de VSS que de VDD. Desta forma, nossos amplificadores operacionais devem ser capazes de operar com uma tenso

de modo comum de entrada compatvel com Vbias. Assim, os amplificadores orperacionais foram projetados com transistores PMOS no par diferencial de entrada.
ID/IMAX D ID VDD VSS 0,5 ID/IMAX 0,5

S VDB Vbias Vbias VDB

Figura 6 Caracterstica de sada dos transistores do divisor de tenso: (a)com VS=VSS e (b) com VS =Vbias

IV. O Divisor de corrente

O elemento que usamos como divisor de corrente conhecido como MOCD (Mosfet Only Current Divider). uma rede de transistores baseada na topologia das redes ladder R-2R. Uma rede simplificada de dois bits apresentada na Figura 7, mas seu princpio de funcionamento, detalhado em [2] e [3], pode ser estendido para n bits.
VC IN Iin Vdd

b0

b0

b1

b1

Iin Sum-Line (1) Iin Dump-Line

Figura 7 - A rede divisora de corrente MOCD Os valores das correntes de sada Isum e Idump podem ser facilmente determinadas por:

ISUM = Iin;
Onde:

IDUMP = (1 ) Iin;

=
Sendo: b: valor da palavra digital de controle, em base decimal; n: nmero de bits da palavra de controle.

b ; 2n

Devemos observar que os ns de sada sum e dump devem estar submetidos ao mesmo potencial, pois s desta forma, independentemente da chave de cada ramo paralelo que esteja conduzindo, teremos todos os ramos e seus respectivos transistores sob um conjunto igual de tenses (VG, VS, VD), garantindo assim a correta diviso de corrente.

Outro conceito importante relativo rede divisora de corrente sua equivalncia a um simples transistor composto de razo de aspecto W/2L, visto do n de entrada IN, segundo os conceitos apresentados em [4] e [5], onde W/L a razo de aspecto de cada transistor utilizado para compor a rede. O transistor posicionado entrada do MOCD pode ser utilizado como um enable do nosso divisor de corrente. Atravs da sua tenso de porta, denominada no nosso caso VC, podemos anular a corrente do divisor. Outra tcnica para zerar a corrente ISUM desvi-la por completo sada dump, simplesmente fazendo a palavra de controle igual a 0, com = 0. Os transistores utilizados no nosso projeto tm dimenso W= 4m e L=5m.

V. O amplificador operacional
O amplificador operacional projetado, seguindo a metodologia apresentada em [6], do tipo Miller. A capacidade mxima de corrente de 96A, suficiente para prover a mxima corrente esperada da ordem de 50A. O GBW dos ampops de 2MHz. A Figura 8 mostra o circuito do amplificador operacional e a Tabela 1 mostra os valores das dimenses e as correntes de polarizao de cada transistor. O par diferencial PMOS foi escolhido pois os amplificadores operacionais iro operar com tenso de modo comum prxima a Vss.
Vdd M1 M2 I2 M7 I7

Tabela 1 Dados de projeto do ampop

M 1 W [ m] 80 80 80 80 30 30 320 240 CC = 8pF L [ m] 2 2 4 4 4 4 2 4 CL= 20pF IQ [ A] 24 24 12 12 12 12 96 96

VOUT IBIAS VM3 Vss M5 M6 M8 M4 CL

2 3 4 5 6 7 8

V+

CC

Vss

Figura 8 - AmpOp Miller com par diferencial PMOS O amplificador A2 da Figura 3 opera como clula de comparao. Para aumentar sua velocidade o ampop tem projeto idntico ao mostrado na Tabela 1, porm sem o capacitor de compensao.

VI. Resultados experimentais

A seguir apresentaremos resultados obtidos tanto em simulaes como em um prottipo discreto.

VI.1 MOCD
As curvas caracterstica ID x VD de um MOCD podem ser obtidas da mesma forma que para um simples transistor. Para tal, devemos fazer o arranjo da Figura 9. Estas curvas mostram claramente a diviso de corrente em funo da palavra digital de controle, representada pelo .
D D G B
SUM DUMP VC Vdd IN Vss

VDUMP = VS

Figura 9 - MOCD utilizado como transistor

Na Figura 10 a) apresentamos curvas normalizadas de Isum obtidas experimentalmente para Vdd=3.3V, Vss=0.0V e Vs=Vbias0.72V, em funo de VD=VIN. Para obter as curvas experimentais utilizamos uma rede de transistores de W/L=4/1 , no processo de 1m da ES2 (ATMEL) . Neste caso o valor de IREF medido foi IREF=190A. Uma outra caracterstica importante que o divisor de corrente deve possuir a linearidade entre as correntes de sada Isum e Idump e a corrente de entrada Iin. Na Figura 10 b) mostramos curvas de Iin vs. Isum, normalizadas em funo de IREF, para diversos valores de .

=1 =3/4 =1/2 =0

=1 =3/4 =1/2 =0

Figura 10 - Curvas DC de Isum/IREF para os MOCD's. (a)em funo de Vin e (b)em funo de IIN/IREF

VI.2 COMPARADOR
Utilizando o circuito apresentado na Figura 3 obtivemos, em simulao, a curva de transferncia da tenso de sada em funo da corrente de entrada normalizada apresentada na Figura 11.

=0 =1 =3/4 =1/2 =0 =1/2 =3/4 =1

Figura 11 - Curva de transferncia do comparador obtida em simulao O prottipo construdo contm ampops de um TL082, as redes MOCDs apresentadas no item VI.1, lgica CMOS convencional e um trnsistor de um circuito integrados CMOS 4007. A curva apresentada na Figura 12 foi obtida experimentalmente com o prottipo discreto. Em relao curva simulada, h uma diferena ntida que um "off-set" nas curvas de comparao, deslocando todos os pontos de comutao para a direita. Para uma corrente normalizada de aproximadamente 0.15 (ponto de comutao para ==0 na Figura 12 e com um IREF=190uA, temos um off-set de 28.5uA nas curvas apresentadas. Este erro devido, principalmente, ao off-set aleatrio do comparador A2 do circuito mostrado na Figura 3. Em simulao o off-set presente neste comparador apenas o sistemtico e, por ser muito pequeno (aproximadamente 7V), seu efeito no pode ser visualizado nas curvas da Figura 11.

=0 =1 =3/4 =1/2 =0 =1/2 =3/4 =1

Figura 12 - Curvas experimentais do comparador Schmitt-trigger

VII. LAYOUT
O circuito proposto j est em fase de implementao. O leiaute foi enviado AMS (Austria Mikro Systeme) e ser difundido em fevereiro de 2001. O retorno est previsto para Abril de 2001 para a realizao dos testes finais de bancada.

Figura 13 - Layout do circuito Schmitt-trigger

A Figura 13 mostra o layout final. Sero integradas duas estruturas semelhantes mostrada na Figura 3, bem como os circuitos de polarizao. A rea final do circuito de 0.71mm2 sem o padframe e de 2.37mm2 com o padframe, num total de 513 transistores.

VIII. Concluses
Os resultados simulados e experimentais mostram que o Schimitt-trigger proposto tem seu funcionamento de acordo com o esperado. As principais fontes de erro podem ser minimizadas com um projeto mais refinado dos amplificadores operacionais. A programabilidade da estrutura foi verificada e o MOCD mostrou-se adequado aplicao. Embora a estrutura apresentada tenha sido testada apenas em um prottipo discreto, a etapa relativa integrao da mesma j se encontra em andamento.

IX. Referncias
[1] A. I. A. Cunha, M. C. Scheneider and C. Galup-Montoro, An MOS transistor model for analog circuit design, IEEE J. Solid-State Circuits, vol 33, no 10, pp. 1510-1519, October 1998 [2] R. T. Gonalves, Aplicaes de rede MOS divisora de corrente em circuitos integrados analgicos programveis, Dissertao de Mestrado, UFSC, 1994. [3] K. Bult, G. J. G. M. Geelen, Na inherently linear and compact MOST-Only current division technique, IEEE J. Solid-State Circuits, vol. 27, no. 12, December 1992, pp. 1730-1735. [4] I. J. B. Loss, C. Galup-Montoro and M. C. Schneider, Series-Parallel association of FETs for high gain and high frequency aplications, IEEE J. Solid-State Circuits, vol. 29, no. 9, pp. 1094-1096, September 1994. [5] I. J. B. Loss, Transistores MOS compostos de baixa condutncia de sada e alta freqncia de ganho unitrio, Dissertao de Mestrado, UFSC, 1993. [6] M. C. Schneider, Notas de Aula da disciplina Projeto de Circuitos Integrados Analgicos ,UFSC, 2o Trimestre, 2000. [7] J. P. Uyemura, Physical design of CMOS integrated circuits using L-EDITTM, PWS Publishing Company, Boston, 1995. [8] Austria Mikro Systeme, 0.8mm CMOS design rules, Ver B, 1997.