DISPOSITIVOS LÓGICOS PROGRAMÁVEIS (PLD

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Pesquisa retirada do site:
http://www.cefetrio.hpg.ig.com.br/ciencia_e_educacao/8/CI/pld2/default.htm Onde serão encontrados seus idealizadores.

GLEDSON VILLARTA GONÇALVES RA: 0602305 Engenharia Mecatrônica, Anhanguera Educacional Unidade II Taubaté, SP

facilidade na pesquisa de falhas do circuito. Podemos nos deparar com projetos que vão requerer a utilização de centenas ou milhares de chips-padrão. Os recentes desenvolvimentos de dispositivos lógicos programáveis (PLD) têm proporcionado aos projetistas de sistemas uma forma de substituir um conjunto de chips-padrão por um único CI. o que acarreta fontes menores e mais baratas.DISPOSITIVOS LÓGICOS PROGRAMÁVEIS . possuindo menos conexões sujeitas a falhas e. finalmente. e um tempo extremamente grande para inserção e solda destes componentes na placa. .PLD INTRODUÇÃO Os projetistas de sistemas têm à sua disposição um conjunto enorme de CIspadrão. com circuitos que implementam várias funções lógicas de uso corrente no projeto de computadores. A redução do número de CIs utilizados no projeto tem uma série de vantagens: menos espaço ocupado nas placas de circuito impresso e consequentemente menos placas utilizadas no projeto. exigindo um considerável espaço de circuito impresso. Além disso. processo de montagem das placas mais fácil e menos custoso. o fabricante de computadores ou de aparelhos eletrônicos precisará manter um estoque consideravelmente grande de diversos CIs diferentes para poder fabricar seus produtos. menor consumo de energia. maior confiabilidade. uma vez que o projeto utiliza menos CIs.

O CI é considerado programável pelo fato de se poder especifi car a função ou as funções lógicas que ele deverá implementar. de modo a produzir um único produto das variáveis de entrada. A maioria de tais conexões é feita através de fusíveis que podem ser queimados ou mantido intactos. de acordo com as especificações do usuário. pois tem como resultado a implementação de uma função lógica diferente para cada padrão de queima especificado. . de maneira a produzir as formas normas e invertida de cada variável. Este processo é denominado programação. ligadas de maneira a gerar quatro saídas diferentes. interrompendo com isto algumas conexões e deixando outras intactas. Cada uma das portas AND é conectada a duas linhas de entrada diferentes. ou pelo próprio usuário. por meio de um equipamento especial. Estas linhas são linhas de entrada da matriz de portas AND. através da queima seletiva dos fusíveis internos. Cada entrada é jogada tanto em um buffer não-inversor quanto num buffer inversor. A idéia básica dos CIs programáveis é uma matriz de portas AND e uma de portas OR. As saídas das portas AND são chamadas linhas de produto.PLD Um PLD é um CI que contém grande número de portas e flip -flops interconectados dentro do chip. O processo de "queima de fusíveis" pode ser feito pelo próprio fabricante. cada uma das quais podendo ser uma função lógica de duas variáveis A e B.

a saída O1 ficará como abaixo: Pode-se programar cada uma das outras portas OR remanescentes de maneira similar à descrita acima. Com todos os fusíveis inicialmente intactos. através de uma ligação que inclui um fusível. cada saída das portas OR será uma constante 1. o dispositivo vai gerar permanentemente em suas saídas cada uma das funções selecionadas. se houver a queima dos fusíveis 1 e 4. Por exemplo. Abaixo a prova: Cada uma das quatro saídas O1. na entrada da porta OR 1. Os PLDs são projetados de forma que a queima de um fusível de entrada das portas OR faça com que esta entrada assuma o nível lógico 0.Cada linha de produto é conectada a uma das quatro entradas de uma porta OR. O3 e O4 pode ser programada para implementar qualquer função de A e B. através da queima seletiva dos fusíveis apropriados. O2. Simbologia de PLDs . Uma vez que todas as saídas tenham sido programadas.

O X representa um fusível. As conexões das linhas de entrada a uma das portas da matriz de ANDs são hardwired. os buffers de entrada são representados sem a distinção entre inversores e nãoinversores e uma única linha aparece como entrada da porta AND. Por isso os fabricantes destes dispositivos adotaram uma simbologia simplificada para representar os circuitos internos dos PLDs. enquanto que as conexões das saídas dos ANDs para as entradas dos ORs são todas programáveis. e o ponto representa uma conexão hardwired. ou seja. Possui quatro entradas completamente decodificadas pelas portas AND. cada porta gera um dos 16 possíveis produtos AND. representando as quatro entradas existentes. O PROM mostrado a seguir pode funcionar como um PLD. ou seja. entre elas existe aquela que utiliza a PROM como elemento básico. as entradas A e B estão ligadas à porta AND de maneira a gerar o produto AB. No modelo simplificado.O diagrama ficaria muito confuso no caso de PLDs com muitas variáveis de entrada. Arquitetura dos PLDs Existem diversas arquiteturas empregadas no projeto de um PLD. uma conexão que não pode ser alterada. As conexões das varáveis de entrada a porta And são indicadas ora por um ponto ora por um X. . A ausência de conexão. Neste exemplo.

de maneira que o PLD pudesse produzir as funções desejadas. Recentemente. permitindo. PLAs e FPLAs. então. de custo muito baixo. os dispositivos eram devolvidos ao projetista. Após realizar alguns testes. O chip a ser programado é colocado em um soquete do equipamento de programação. com o aparecimento de diversos equipamentos para programação de PLDs. . usando seus próprios dados. sua programação era feita através do preenchimento pelo projetista do circuito de um mapa de fusíveis que mostrava quais os fusíveis que deveriam ser queimados. Este mapa era devolvido ao fabricante do dispositivo que fazia então a programação de acordo com o mapa fornecido. tornou-se possível ao próprio usuário programar o PLD. que o usuário programe e teste o dispositivo. Existem no mercado programadores universais que podem ser utilizados para programar diversos tipos de PROMs.Programação Quando os PLDs foram introduzidos.

Pld 1016 São dispositivos lógicos programáveis de alta densidade contendo 96 registros. quatro pinos de entrada. Uma vez queimado. XC 3020 e GAL 22V10 foram escolhidos para se ter uma noção de suas estruturas e o que os diferencia. (PESQUISA: internet. deverá jogá-lo fora e compara outro para ser reprogramado. Os PLDs 1016. FABRICANTES: Xilinx e Latice). Este tipo de PLD é chamado seqüenciador lógico programável. Esta desvantagem foi eliminada pela maioria dos fabricantes de PLDs.Considerações finais Muitos PLDs incluem um ou mais dos seguintes dispositivos como parte de suas arquiteturas: flip-flop. Isto dá ao projetista uma grande oportunidade de projetar contadores e outros circuitos lógicos seqüenciais. O isp1016E possui sistemas de programação e . um pino de entrada de habilitação global e um GRP ( global routing pool). sem muito esforço. o fusível não pode ser recomposto. se houve algum erro na programação. três pinos de entrada de dados. Então. porém é de extrema importância conhecer os tipos de PLDs existentes no mercado e suas principais características. 32 pinos universais de entrada e saída. assim como suas conexões com outros dispositivos do chip. Nestes casos. que desenvolvem dispositivos que podem ser apagados e reprogramados quantas vezes forem necessárias. A estrutura e o funcionamento básico estão descritos. O GRP oferece interconectividade comp leta entre todos esses elementos. tal dispositivo não poderá ser reutilizado. registradores de entrada e registradores de saída. ou se desejar mudar o projeto do sistema ao qual o PLD pertence. latchs. Quase sempre as características operacionais de tais dispositivos são programáveis. Todos os PLDs estudados até o momento eram programáveis através da queima de fusíveis.

O GRP possui como entradas.. CLK2. Entradas do GLB vem do GRP e entradas específicas (só para este fim). e quatro saídas que podem ser configuradas para serem combinacional ou sequiencial. Os dispositivos possuem também 32 células de entrada/saída (I/O). um arranjo de E/OU/OUEXCLUSIVO programável. Oito GLBs.y1. Todos esses sinais são feitos viáveis às entradas dos GLBs. Existe um total de 16 GLBs no ispLSI 1016E e no pLSI 1016E.. e cinco saídas de clocks (CLK1. mas faz a multiplexagem de quatro pinos de entrada para controle de programação. A lógica desse GLB permite ao usuário criar um clock interno a partir de uma combinação de sinais internos ao dispositivo. seqüencial ou "latched". . 16 células de I/O.diagnóstico de 5 volts. o ispLSI 1016E e o pLSI 101 6E possuem ainda um novo pino de saída de habilitação global. O ispLSI oferece reprogramabilidade não-volátil do tipo "on the fly" da lógica. Três pinos de clock (yo. Cada saída pode ser programada independentemente para taxa de transmissão rápida ou lenta. Ele é arquitetônico e parametricamente compatível com o componente pLSI 1016E. as saídas de todos os GLBs e todas as entradas das células bidirecionais de I/O . Cada GLB tem 18 entradas. Clocks no ispLSI 1016E e no pLSI 1016E são selecionados por meio da rede de distribuição de clocks. Todas as saídas de GLB trazidas de volta ao GRP de maneira que elas possam ser conectadas às saídas de qualquer outro GLB no dispositivo. As saídas dos 8 GLBs são conectadas a um conjunto de 16 células de I/O pelo ORP. Atrasos através do GRP tem sido equacionados para minimizar "timing". Um "superset" funcional da arquitetura do ispLSI 1016 e do pLSI 1016. bem como a interconecção para permitir sistemas reconfiguráveis de fato. duas portas específicas e um ORP (output routing pool ± rede de interconecção de saída) são interconectados para formar um megabloco. Os GLBs são nomeados A). cada qual é conectada diretamente um pino de I/º Cada célula d e I/O pode ser programada individualmente para ser uma entrada combinacional. saída ou pino bidirecional com controle tri-state. Os níveis de sinal são compatíveis com níveis TTL e as saídas podem fornecer 4mA ou "sink 8 mA". Cada ispLSI 1016E e pLSI 1016E contém dois megablocos. B7.. IOCLK 0 E IOCLK1) destinam-se a enviar clocks aos GLBs e as células de I/O .y2)são conectados à rede de distribuição. A unidade lógica básica dos componentes ispLSI 1016E e pLSI 1016E é o bloco lógico genérico (generic logic block ± GLB). A rede de distribuição de clock pode ser obtida de um GLB de clo ck especial (BO no ispLSI 1016E e no pLSI 1016E).A1. para minimizar ruídos de comutação de saída.

O GAL22V10 é totalmente compatível com o padrão bipolar e com o dispositivo CMOS 22V10.GAL22V10 O GAL22V10. que são normalmente controlados por compilador lógico. A tecnologia E2 oferece maior velocidade (<100ms) de apagamento. com propagação máxima de 5ns de tempo de demanda. O modo e polaridade são colacdos po dosi bits (SO e S1). A polaridade de saída destes OLML podem ser individualmente sejam eles de ação alta ou baixa. Circuitos CMOS permitem o GAL 22V10 a consumir muito menos quando comparados aos dispositivos 22V10 bipolares. desde que estejam capacitados para reprogramar ou reconfigurar o dispositivo rapidamente e eficientemente. XC 3020 . O GAL 22V10 tem um variável número de produtos diferentes de acordo com o OLMC. Sua arquitetura fornece o máximo de flexibilidade permitindo assim o OLMC de ser configurado pelo usuário. Cada macromolécula de GAL 22V10 tem dois modos de funcionamento primários: Registrado e Ajustável I/O. combina o processo CMOS de alta capacidade ca a tecnologia E2 para fornecer a melhor capacidade possível de qualquer dispositivo 22V10 do mercado. são descritos no ANEXO 3-272. Cada um destes dois modos e os bits colocados para capacitá-los.

a série XC 3000 da Xilinx é um exemplo de arquitetura baseada na topologia de Matriz Simétrica. Como podemos ver na figura abaixo. . As saídas X e Y podem ser configuradas de maneira que as funções lógicas F e G sejam ou não bulferizadas. Cada Bloco Lógico possui duas LUT (Look-UP Table).C.Mar de Portas: Ex.D e E). Os Recursos de Roteamento são mostrados a seguir.:ACTEL . o circuito é composto por uma matriz de Blocos lócos Lógicos. Para isto cada Bloco Lógico possui dois flipflops.PLD Hierárquica:.Baseada em Canais: Ex.: ORCA . Para se conectar com o exterior do circuijto.Arquiteturas Programáveis Do ponto de vista da disposição dos Blocos Logicos as arquiteturas programáveis podem ser classificadas em quatro tipos: .Matriz Simétrica : Ex.Blocos de I/O estão dispostos em volta do circuito. que implementam duas funções lógicas (F e G) de cinco entradas (A. A Figura ilustra como exemplo.B. Estes estão circundados por linhas de roteamento que se ligam através das Switch Matriz.:XILINX . Blocos Lógicos da Família XC 3000 A Figura a seguir ilustra um exemplo de Bloco Lógico da família XC 3000 Xilinix. ALTERA A Série XC 3000 da Xilinx. a arquitetura da série XC 3000. Do ponto de vista da disposição dos Blocos lógicos e do roteamento.

após sua passagem pelos flip-flops. Estas conexões sãos programáveis na fase de roteamento automático executada pelo software de . através das entradas Qx e Qy da LUT. Esta rede circunda os blocos lógicos (CLBs) e os blocos de E/S (IOBs). Como pode servisto na figura. os recursos de roteamento da Série XC 3000 da Xilinx possuem: y y y y Conexões Globais (General Purpose Interconnect) Matriz de Conexão (Switch Matrix) Linhas Longas (Long Lines) Conexões Diretas (Direct Connections) Conexões Globais Conexões Globais formam uma rede de Interconexões e colunas de cinco fios de metal cada que seligam através de chaves de interconexão (Switch Matrix). uma entrada direta (Direct Imput) é provida de forme que os recursos sequenciais (o flip-flop) do Bloco Lógico possa ser usado diretamente sem passar pela LUT. As conexões físicas entre os fios são feitas ora com transistores de passagem controlados por bits de memória (PIP) ora com chaves de interconexão (Switch Matrix). Recursos de Roteamento A interconexão entre os blocos é feita através de uma rede de duas camadas de metal. Switch Matrix Switch Matrix são chaves de interconexão que permitem o roteamento entre os Blocos Lógicos através das Conexões Globais.Esta arquitetura de Bloco Lógico permite ainda uma realimentação interna dos sinais de F e G. Finalmente.

pois não utilizam os recursos globais de roteamento. Linhas Longas (Long Lines) São conexões que atravessam todo o circuito sem passar pelas Switch Matrix e são usadas para conectar sinais longos e com restrições de skew entre múltiplos destinos. Conexões Diretas (Direct Interconnect) São conexões entre CLBs vizinhas e permitem conectar blocos com o menor atraso. Nos extremos do circuito as CLBs que estão ao lado dos IOBs permitem ligações alternativamente entre CLBs e entradas e saídas do circuito. A figura em seguida mostra as possíveis interconexões feitas por uma Switch Matrix. Cada coluna de roteamento possui 3 linhas longas e cada linha de roteamento possui 2 linhas longas. Edinet. Da mesma forma. cada saída Y de uma CLB pode ser diretamente conectada à entrada D da CLB imediatamente acima e à entrada A da CLB imediatamente abaixo. O sinal de . Às linhas longas horizontais estão conectadas buffers tri-state que permitem a implementação de Barramentos ou de portas AND com múltiplas entrada (Wired-And) ou grandes Multiplexadores como pode ser visto na figura a seguir: Blocos de I/O da Série XC 3000 A figura à seguir mostra um bloco de E/S da série XC 3000. Para cada CLB a sua saída X pode ser diretamente conectada à entrada B da CLB a sua direita e à entrada C da CLB a sua esquerda. Os blocos de E/S possuem um buffer tri-state e um flip-flop para os sinais de saída.projeto do fabricante (PPR) ou manualmente com a uso de um a ferramenta de software.

784 46.500 .3164A XC3090A. Duas linhas de Clock (CK1 e CK2) estão disponíveis e o seu uso é feito a través de programação.176 30.000 7.3090L.500 .500 1. A saída pode ou não passar pelo flip-flop.000 .3020L.3030L.2.3120A XC3030.000 .3190L XC3195A 64 100 44 24 20 84 8x8 10 x10 12 x 12 16 x 14 16 x 20 22 x 22 256 360 480 688 928 1.500 6.6.000 2.3064L.000 .000 3.000 6.4. TABELA CARACTERÍSTICA DA SÉRIE XC 3000 Modelo Max Logic Gates 1.3.7.3042L.500 2. A entrada pode ser buferizada em um latch ou flip -flop (sinal REGISTERED IN) assim como pode entrar diretamente no circuito (sinal DIRECT IN).779 22.500 CLBs Array User I/Os Max 64 80 96 120 144 176 Flip-Flops Horizontal Longlines 16 20 24 32 40 44 Configuration Data Bits 14.3142A.160 94.500 Typical Gate Range 1. XC3064A.500 5.3130A XC3042A.1.064 64.320 .saída pode ser invertido por programa assim como o sinal de controle do 3 state.984 XC 3020.000 3.500 .000 4.

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