Explorao do Espao de Projeto das Transformadas 4x4 Diretas do Padro H.

264/AVC de Compresso de Vdeo Autor(es): SAMPAIO, Felipe; PALOMINO, Daniel; DORNELLES, Robson; AGOSTINI, Luciano; Luciano Volcan Agostini Leomar Soares da Rosa Jnior Jlio Carlos Balzano de Mattos Universidade Federal de Pelotas

Apresentador: Felipe Martin Sampaio Orientador: Revisor 1: Revisor 2: Instituio:

Resumo:
Com surgimento da TV digital de alta definio, intensificaram-se os estudos sobre padres mais eficientes de compresso de vdeo. Este trabalho est inserido no esforo para o desenvolvimento de hardware para dar suporte ao Sistema Brasileiro de Televiso Digital (SBTVD). O padro de compresso escolhido para ser utilizado no SBTVD o H.264/AVC. Tal padro apresenta a maior taxa de compresso dentre os padres existentes, sendo, tambm, o que possui a maior complexidade computacional. Devido a essa complexidade, solues em software dos codificadores e decodificadores H.264/AVC dificilmente atingem tempo real (30 quadros por segundo) ao processar vdeos de alta definio. O mdulo das transformadas, um dos mdulos presentes no H.264/AVC, leva a imagem do domnio espacial para o domnio das freqncias, para que a etapa seguinte (quantizao) elimine as freqncias imperceptveis ao olho humano. Este mdulo, juntamente com a quantizao, faz parte de um caminho crtico de dados presente nos codificadores H.264/AVC. Por essa razo, tais operaes devem ser realizadas o mais rpido possvel, a fim de no comprometer o desempenho dos demais mdulos do codificador. O padro H.264/AVC define trs operaes de transformadas: DCT 4x4, Hadamard 4x4 e a Hadamard 2x2. Este trabalho realizou uma explorao no espao de projeto para os algoritmos das transformadas DCT 4x4 direta e Hadamard 4x4 direta, visando encontrar solues que tenham uma boa relao entre taxa de processamento (throughput) e latncia, a fim de diminuir o tempo de processamento despendido pelo mdulo das transformadas. Foram exploradas duas caractersticas importantes no projeto de circuitos digitais: nvel de paralelismo e nmero de estgios de pipeline. Deste modo, cinco diferentes arquiteturas foram desenvolvidas para cada transformada. As arquiteturas foram descritas na linguagem de descrio de hardware VHDL e sintetizadas para um dispositivo FPGA da Altera, sendo, ento, comparadas em termos de consumo de hardware, throughput e latncia. A partir dos resultados de sntese, observou-se que todas as arquiteturas atingiram processamento em tempo real para vdeos de alta resoluo. As melhores solues apresentaram throughput variando entre trs e sete bilhes de amostras processadas por segundo, com latncias entre um e quatro ciclos de relgio. Comparadas a outros trabalhos da literatura, as solues desenvolvidas apresentaram ganhos importantes na relao entre throughput e latncia.