PROJETO 4

Projeto de Circuitos Integrados Digitais (out./2010)

Giuliano Frascati Vinicius Andr Coneglian

#USP 4907606 #USP 4979184

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Neste projeto iremos repetir algumas etapas feitas anteriormente e ser mostrado como se pode fazer, de forma automtica, o floor planning e o placement das clulas. 1. Considere o circuito da Figura 1 (circuito prescaler).
Divide por 4/5 (contador) D clock

D-FF

D-FF

D-FF

SM MC

D C D-FF

Q Q

D C D-FF

Q Q

D C D-FF

Q Q Sada 32/33

Figura 1: Prescaler 32/33.

Desenhe o esquemtico completo deste circuito utilizando as clulas DF1, NAND23, NOR23 e NAND40. Como sinal de entrada ele deve ter o clock e SM; como sinal de sada, saida32_33 (divide o clock por 32 ou 33)

Figura 2: Esquemtico do prescaler

2.

Gere o smbolo para a clula e faa a verificao do esquemtico e do smbolo. Certifiquese de que no haja erros ou mesmo warnings.

3.

Gere o layout do circuito a partir do SDL (utilize o designviewpoint e no o schematic) Para isto: a. b. Coloque as clulas no layout; Realize o autofloorplan (Place & Route - Autofp);

c. Recoloque as clulas dentro das linhas de floorplan (Place & Route - AutoPlace StdCel); d. Apague as linhas que serviriam de guia para os PAD (as linhas mais externas);

e. Selecione todo o esquemtico para garantir que as todas ligaes no layout apaream. Caso no isto seja feito, no momento do routing, vrias ligaes deixam de ser realizadas; f. Para o rounting, desabilite a utilizao de polisilcio (no deixe de fazer isto pois, caso contrrio, o poli ser incorretamente usado); g. Use o comando routing automtico para fazer as ligaes. Tome cuidado para que as linhas de VDD e VSS tenham 1,8 m de largura (use a opo Route ARoutre NEt Classe); h. Para as ligaes que no foram feitas, utilize o comando Route Aroute - Region RIP (neste caso algumas ligaes so desfeitas e nova tentativa realizada); i. Verifique que todas as ligao foram realizadas atravs do comando Route - Routing Results - SOvrf . 4. Verifique se as ligaes foram bem feitas (principalmente dos sinais de VDD e VSS). Coloque os ports no layout, os conecte e coloque os labels. 5. 6. Passe o DRC no circuito no deixando nenhum erro. Faa o LVS entre o layout e o esquemtico. S devem ocorrer warnings. Inclua no relatrio o layout feito e corrigido.

Figura 3: Layout do prescaler

7.

Considere o circuito da Figura 6 (no tem funo alguma, servindo apenas para ilustrao). Desenhe o esquemtico desse circuito utilizando a clula NAND23 e o prescaler anterior (faa as devidas checagens).

Figura 4: Esquemtico do circuito sem funo alguma.

8.

Gere o layout a partir do esquemtico. Para isto no esquea de acrescentar ao smbolo do prescaler a propriedade Phy_comp e como seu valor a localizao do layout.

Figura 5: Layout do circuito sem funo alguma.

9.

Termine as conexes, adicione ports, faa o DRC e o LVS. Inclua no relatrio o layout feito.

in

Div32_33 SM prescaler SM prescaler

Q
Div32_33

clock

Figura 6: Circuito utilizando o Prescaler.

10. Modifique o circuito adicionando um transistor na sada como indicado na Figura 7. Novamente gere o layout, adicione ports, faa o DRC e o LVS. Quais so os valores da sada quando o gate do transistor est Alto e quando est Baixo. Inclua no relatrio o layout feito.

Q in
Div32_33 SM prescaler SM prescaler Div32_33

clock

Figura 7: Circuito utilizando o Prescaler e transistor.

Figura 8: Layout do circuito com transistor.

Figura 9: Esquemtico do circuito com transistor.

11. Voltando ao circuito da Figura 1, extrair a partir do esquemtico o netlist e determinar a mxima velocidade para os modelos tpico e worstspeed (o circuito deve dividir o clock por 32, para SM = 0, ou por 33, para SM = 1). Use o comando measure, compare as freqncias obtidas nos dois modelos e comente.

Tabela 1: Resultado da simulao a partir do esquemtico.

Typical Mean

Worst Speed

Frequencia Resultado Resultado Resultado Resultado (GHz) 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 (SM = 0) 32 32 32 32 32 32 32 32 48 48 48 (SM = 1) 33 33 33 33 33 33 33 34 49 50 50 (SM = 0) 32 32 32 35 48 56 72 (SM = 1) 33 33 33 36 49 50 58 74 -

Para calcular os resultados, utilizamos as seguintes medidas na simulao: .PARAM F=0.5G .PARAM T=1/F .PARAM P=3V Vdd VDD 0 'P' Vss VSS 0 0V VSM SM 0 0V VINZ Z 0 PULSE (0, P, 0, '.1*T', '.1*T', '.4*T', 'T') .TRAN 1n '100*T' 0 .1n SWEEP F .5G 1.5G .1G .PROBE TRAN V(OUT) V(Z) V(SM) .MEAS TRAN SAIDA TRIG V(OUT) VAL='P/2' RISE=1 TARG V(OUT) VAL='P/2' RISE=2 .MEAS TRAN ENTRADA TRIG V(Z) VAL='P/2' RISE=12 TARG V(Z) VAL='P/2' RISE=13 .MEAS RESULTADO PARAM='SAIDA/ENTRADA' .MEAS FREQUENCIA PARAM='F'

O parmetro resultado a relao entre a sada e a entrada, que deve ser de 32 para SM=0 e de 33 para SM=1. Como pode ser observado na tabela 1, o modelo worst speed limita a frequncia de operao mxima do circuito em 700 MHz, contra 1,1 GHz do modelo tpico.

12. A partir do layout do circuito da Figura 1, extrair o circuito para simulao com apenas capacitores. Determinar a mxima velocidade do circuito para o modelo tpico e para o modelo worstspeed.

Tabela 2: Resultado da simulao a partir do layout (extrao C+CC).

Typical Mean Frequencia (GHz) 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5

Worst Speed

Resultado Resultado Resultado Resultado (SM = 0) 32 32 32 32 32 48 56 56 (SM = 1) 33 33 33 33 34 49 58 58 (SM = 0) 32 32 48 56 83 (SM = 1) 33 34 50 58 -

O parmetro resultado a relao entre a sada e a entrada, que deve ser de 32 para SM=0 e de 33 para SM=1. Como pode ser observado na tabela 2, o modelo worst speed limita a frequncia de operao mxima do circuito em 500 MHz, contra 800 MHz do modelo tpico.

13.

Extrair agora o circuito para simulao com capacitores e resistores. Determinar a mxima velocidade do circuito para o modelo tpico e para o modelo worstspeed.

Tabela 3: Resultado da simulao a partir do layout (extrao R+C+CC).

Typical Mean Frequencia (GHz) 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2

Worst Speed

Resultado Resultado Resultado Resultado (SM = 0) 32 32 32 32 32 32 32 48 48 56 (SM = 1) 33 33 33 33 33 33 33 49 50 (SM = 0) 32 32 32 32 48 (SM = 1) 33 33 33 33 50 -

O parmetro resultado a relao entre a sada e a entrada, que deve ser de 32 para SM=0 e de 33 para SM=1. Como pode ser observado na tabela 3, o modelo worst speed limita a frequncia de operao mxima do circuito em 500 MHz, contra 800 MHz do modelo tpico.

14. A partir do datasheet dos blocos que compe o prescaler estime o mximo clock que o circuito poderia suportar.

Para encontrar o caminho crtico do circuito, eliminamos da anlise os Flip-Flops situados fora do escopo do prescaler 4/5, pois a sada deste a entrada dos Flip-Flops mencionados. Assim, o caminho crtico dado pelo caminho entre dois Flip-Flops DF1 e uma porta NAND23 (que sofre um atraso maior do que a NOR23). DF1 (Rise):

DF1 (Fall):

NAND23:

Assim, somando os piores tempos do Flip-Flop e da porta NAND, temos:

Logo, a freqncia mxima dada por:

15. Monte uma tabela com os resultados dos itens 11, 12, 13 e 14. Compare e comente os resultados obtidos.

Como o circuito deve responder corretamente para SM=1 e SM=0, avaliamos as diferentes extraes e modelos usados nas simulaes usadas.
Tabela 4: Comparao dos resultados.

Extrao Estimativa Esquemtico

Modelo Tpico Worst Speed Tpico Worst Speed Tpico Worst Speed

Frequncia Mxima 1,59 GHz 1,1 GHz 0,7 GHz 0,8 GHz 0,5 GHz 0,8 GHz 0,5 GHz

Layout C+CC

Layout R+C+CC

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Na estimativa, cujos clculos so ideais, nos fornece um resultado maior do que o simulado em quaisquer tipos de extrao ou modelo. J na simulao realizada a partir do esquemtico temos um valor resultante menor, porm menor que nas extraes a partir do layout. As extraes a partir do layout geram valores ainda menores, pois em ambas so consideradas as capacitncias parasitas do circuito, no entanto vemos que entre as duas extraes feitas as resistncias aplicadas pelos componentes do circuito no so significativas para o resultado final.

Obs. Endereo com informaes sobre clulas /local/tools/dkit/ams_3.70_mgc/www/index.html (Standar Cell DataSheet C35 - Core Cells).

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