PG Controle Retificador 2009

UNIVERSIDADE DO ESTADO DO RIO DE JANEIRO
Faculdade de Engenharia
Departamento de Engenharia Eletrnica e de Telecomunicaes

PROJETO DE GRADUAO

CONTROLE DE UM RETIFICADOR BOOST DOBRADOR DE TENSO
UTILIZANDO UM PROCESSADOR DIGITAL DE SINAIS

Rafael Amaro Offrede

Orientadores: Prof. Jos Paulo Vilela Soares da Cunha
Orientadores: Prof.
a
Maria Dias Bellar
Coordenador: Prof. Paulo Srgio Rodrigues Alonso

Abril de 2009
ii

Ficha Catologrfica

OFFREDE, Rafael Amaro

Controle de um Retificador Boost
Dobrador de Tenso Utilizando um
Processador Digital de Sinais.

xiv, 115 pp , 29,7 cm (UERJ, Engenharia
Eletrnica, 2009 )

Projeto de Graduao Universidade do
Estado do Rio de Janeiro.

1. Correo do fator de potncia
2. Processamento digital de sinais
3. Sistemas de controle

I. UERJ/FEN II. Ttulo ( srie )

iii
Agradecimentos

Deus, que amo e sirvo com todo empenho e dedicao, e que graas a Ele
cheguei at aqui.

Aos Professores Jos Paulo Vilela Soares da Cunha e Maria Dias Bellar, pela
dedicao e orientao, e que foram fundamentais no desenvolvimento desse
projeto e na minha formao profissional.

Ao mestrando Humberto Moraes, que me auxiliou diversas vezes durante a
realizao dos experimentos.

Aos Mestrandos Carlos Tavares e Leandro Samyn por todo apoio ao acesso ao
laboratrio.

Ao estudante de Doutorado Felipe Jos da Costa Padilha, por ceder
componentes eletrnicos que foram fundamentais para o desenvolvimento
deste projeto, alm das dicas sobre o retificador.

Ao Prof. Paulo Srgio Rodrigues Alonso, por suas orientaes e zelo pelo
andamento do cronograma deste projeto.

Ao meu pai, Marcus, minha me, Vera e minha irm, Monique pela orao,
compreenso, e incentivo em todos os momentos da minha vida.

minha namorada Lucy, pela orao, compreenso e auxlio durante toda a
minha formao.

Aos tcnicos do laboratrio por compartilharem conhecimentos de eletrnica e
fornecerem materiais para a execuo deste projeto.

E a todos os amigos, professores e afins, que de maneira consciente ou no,
me incentivaram e ajudaram.

iv
RESUMO

Neste trabalho desenvolve-se o controle de um retificador monofsico
dobrador de tenso tipo boost utilizando um processador digital de sinais
(DSP). A partir dos sinais da tenso de sada, da corrente e tenso de entrada
medidos por um conversor analgico-digital, o DSP gera sinais de controle em
tempo real atravs de um modulador de largura de pulsos. Os objetivos so
tornar o fator de potncia unitrio, reduzir a distoro harmnica na corrente de
entrada e regular o nvel DC da tenso de sada do retificador. Utilizou-se o
conceito de controle hierrquico e o modelo da dinmica do retificador no
projeto dos controladores da corrente de entrada e da tenso de sada.
O controle realizado atravs do acionamento de duas chaves
eletrnicas utilizando a tcnica de modulao de largura de pulso (Pulse Width
Modulation - PWM).
Foram desenvolvidos circuitos de proteo para o DSP, condicionadores
de sinais e drivers para as chaves que permitiram o acoplamento entre o
retificador e o DSP.

v
ABSTRACT

In this work, the controller of a Voltage-Doubler Boost Rectifier is
developed using a digital signal processor (DSP). The analog-to-digital
converter provides the measured data to the DSP, which provides control
signals in real time to the pulse width modulator. The objectives are to perform
unitary input power factor with reduced the harmonic distortion at the input
current and to regulate the DC level of the rectifier output voltage. The controller
design of input current and output voltage was based on the concept of hierarch
control and the rectifier dynamic model.
The control action is done by activating two electronic switches pulse
width modulation technique.
In order to couple the DSP and the rectifier were developed: protection
circuits for DSP, signals conditioning and drivers for the switches.

vi
NDICE

CAPTULO 1 INTRODUO ____________________________________ 1
1.1 Objetivos _______________________________________________ 4
1.2 Organizao do trabalho___________________________________ 4
CAPTULO 2 RETIFICADOR MONOFSICO DOBRADOR DE TENSO
TIPO BOOST PWM_____________________________________________ 5
2.1 Funcionamento e simulao do retificador com controle desativado _ 5
2.2 Resultados experimentais do retificador a diodo________________ 10
CAPTULO 3 CONTROLE DO RETIFICADOR _____________________ 15
3.1 Especificaes de desempenho do sistema de controle__________ 19
3.2 Modelagem do retificador e estratgia de controle ______________ 20
3.3 Projeto do controlador para a corrente de entrada ______________ 26
3.4 Resultados de simulaes do retificador com o controle da corrente de
entrada ____________________________________________________ 28
3.5 Projeto do controlador para a tenso de sada _________________ 31
3.6 Resultados de simulaes do retificador com controle da corrente de
entrada e controle da tenso de sada ____________________________ 33
CAPTULO 4 PROCESSADOR DIGITAL DE SINAIS ________________ 40
4.1 Code Composer Studio___________________________________ 41
4.1.1 Acesso aos registradores do processador utilizando linguagem C 44
4.2 Conversor A/D__________________________________________ 49
4.3 Gerenciadores de eventos ________________________________ 51
4.3.1 Modulador de largura de pulso (PWM)_____________________ 54
4.3.2 Interrupes _________________________________________ 56
CAPTULO 5 PROJETO DOS CIRCUITOS AUXILIARES_____________ 58
5.1 Circuitos de interface do conversor A/D ______________________ 58
5.1.1 Circuito de proteo do conversor A/D_____________________ 58
5.1.2 Teste do circuito de proteo do conversor A/D ______________ 59
5.1.3 Sensor de corrente e condicionador de sinais para a corrente de
entrada___________________________________________________ 61
vii
5.1.4 Teste do condicionador de sinais para a corrente de entrada ___ 61
5.1.5 Circuito para deteco do cruzamento por zero da tenso de
entrada___________________________________________________ 62
5.1.6 Teste do circuito para detectar o cruzamento por zero da tenso de
entrada___________________________________________________ 63
5.1.7 Condicionador de sinais para a tenso de sada _____________ 64
5.1.8 Teste do condicionador de sinais para a tenso de sada ______ 64
5.2 Circuito driver dos IGBTs__________________________________ 66
5.2.1 Circuito de isolao das sadas PWM _____________________ 66
5.2.2 Resultados experimentais do circuito de isolao das sadas PWM
_________________________________________________________ 67
5.2.3 Circuito de acionamento dos IGBTs _______________________ 69
5.2.3.1 Circuito integrado IR2110____________________________ 70
CAPTULO 6 CONTROLE DO RETIFICADOR UTILIZANDO O
PROCESSADOR DIGITAL DE SINAIS_____________________________ 72
6.1 Implementao dos controladores para o Processador Digital de Sinais
__________________________________________________________ 73
6.2 Software de controle _____________________________________ 77
CAPTULO 7 RESULTADOS EXPERIMENTAIS ____________________ 83
7.1 Resultados experimentais com o controle desativado ___________ 83
7.2 Resultado experimental do retificador com controle da corrente de
entrada ____________________________________________________ 86
7.3 Resultados de simulaes do retificador com controle da corrente de
7.4 Resultados experimentais do retificador com controle da corrente de
CAPTULO 8 CONCLUSES___________________________________ 96
REFERNCIAS _______________________________________________ 97
APNDICE A SOFTWARE PARA O CLCULO DOS PARMETROS
EXPERIMENTAIS DE DESEMPENHO DO RETIFICADOR _____________ 99
viii
APNDICE B DIAGRAMA ELTRICO___________________________ 103
APNDICE C MTODO PARA O CLCULO DOS PARMETROS DE
DESEMPENHO DO RETIFICADOR ______________________________ 107
APNDICE D PROGRAMA PRINCIPAL PARA O CONTROLE DO
RETIFICADOR_______________________________________________ 110

ix
NDICE DE FIGURAS

Figura 1.1: Retificador monofsico em ponte com filtro capacitivo. _________ 1
Figura 1.2: Tenso de entrada e corrente de entrada do retificador monofsico
em ponte com filtro capacitivo. _____________________________________ 2
Figura 1.3: Diagrama de blocos do controle do retificador. _______________ 3
Figura 2.1: Retificador monofsico dobrador de tenso tipo Boost PWM. ____ 5
Figura 2.2: Retificador dobrador de tenso a diodos.____________________ 6
Figura 2.3: Funcionamento do retificador a diodos quando D
2
conduz. ______ 6
1
conduz. ______ 7
Figura 2.5: Corrente de entrada simulada. ____________________________ 7
Figura 2.6: Espectro da corrente de entrada obtido pela FFT (resultado da
simulao). ____________________________________________________ 8
Figura 2.7: Tenso de entrada atenuada em 20 vezes e corrente de entrada
(resultados da simulao). ________________________________________ 9
Figura 2.8: Tenso de sada simulada._______________________________ 9
Figura 2.9: Tenso de entrada (CH1) e corrente de entrada (CH2) (resultado
experimental)._________________________________________________ 11
Figura 2.10: Espectro da tenso de entrada obtido pela FFT (resultado
experimental)._________________________________________________ 12
Figura 2.11: Espectro da corrente de entrada obtido pela FFT (resultado
experimental)._________________________________________________ 12
Figura 2.12: Tenso de sada (resultado experimental)._________________ 13
Figura 3.1: Exemplo de como chavear S
1
e S
2
. _______________________ 15
Figura 3.3: Diagrama em blocos da malha de controle da corrente de entrada.
____________________________________________________________ 17
Figura 3.4: Diagrama em blocos da malha de controle da tenso de sada. _ 17
Figura 3.5: Modelo do retificador para o controle da corrente de entrada. ___ 20
Figura 3.6: Modelo simplificado do retificador para o controle da corrente. __ 21
Figura 3.7: Modelo do retificador para o controle da tenso de sada.______ 22
Figura 3.8: Modelo simplificado do retificador para o controle da tenso de
sada no semi-ciclo positivo de i
s
.__________________________________ 23
x
sada no semi-ciclo negativo de i
s
. _________________________________ 23
Figura 3.10: Corrente de entrada i
s+
simuladas (a intensidade da corrente
somente ilustrativa). ____________________________________________ 24
s-
(a intensidade da corrente somente
ilustrativa). ___________________________________________________ 24
sada, vlido para os dois semi-ciclos de i
s
. __________________________ 25
sada, vlido para os valores mdios de tenso e corrente. _____________ 25
Figura 3.14: Circuito utilizado para controlar a corrente de entrada._______ 28
Figura 3.15: Corrente de referncia e corrente de entrada quando I
ref
= 0,5 A. 29
Figura 3.16: Tenso de sada quando I
ref
= 0,5 A. _____________________ 29
ref
= 2 A. 30
ref
= 2 A. _______________________ 31
Figura 3.19: Circuito utilizado para projetar o controlador da tenso de sada e
obter a simulao do controle de corrente e tenso funcionando
simultaneamente. ______________________________________________ 33
Figura 3.20: Corrente de entrada com controle de corrente e controle de tenso
ativados (R = 186). ___________________________________________ 34
Figura 3.21: Espectro da corrente de entrada obtida pela FFT com controle de
corrente e controle de tenso ativados (R = 186).____________________ 35
Figura 3.22: Tenso de sada, corrente de entrada e corrente de referncia com
o controle de corrente e o controle de tenso ativados (R = 186). _______ 35
Figura 3.23: Tenso de sada com o controle de corrente e o controle de tenso
ativados (R = 186). ___________________________________________ 35
Figura: 3.24: Corrente de entrada e corrente de referncia com o controle de
corrente e o controle de tenso ativados; (a) R = 93 , (b) R = 372 . _____ 37
Figura: 3.25: Corrente de entrada, corrente de referncia e tenso de sada
com o controle de corrente e o controle de tenso ativados; (a) R = 93 , (b) R
= 372 . _____________________________________________________ 38
Figura 4.1: Posio dos conectores na placa do DSP TMS320F2812. Extrado
do manual (TI 2812_ezdsp_TechRef_D, Figura 2-3).___________________ 40
xi
Figura. 4.2: Fases do ciclo de desenvolvimento do Code Composer Studio.
Extrado do manual (TI spru509c, Figura 1-1).________________________ 41
Figura. 4.3: Tela de um projeto desenvolvido no Code Composer Studio. __ 42
Figura 4.4: Fluxograma do programa principal do processador digital de sinais.
____________________________________________________________ 43
Figura 4.5: Diagrama de bloco do mdulo do conversor A/D. Extrado do
manual (TI spru060, Figura 1-1). __________________________________ 50
Figura 4.6: Interface realizada pelos gerenciadores de eventos. Extrado do
manual (TI spru065, Figura 1-1). __________________________________ 52
Figura 4.7: Diagrama de blocos do gerenciador de eventos. Extrado do manual
(TI spru065, Figura 1-2). ________________________________________ 53
Figura 4.8: Diagrama de blocos do circuito PWM. Extrado do manual (TI
spru065, Figura 2-1). ___________________________________________ 55
Figura 4.9: Interrupes multiplexadas atravs do PIE. Extrado do manual (TI
spru078, Figura 6-1). ___________________________________________ 57
Figura 5.1: Circuito de proteo da entrada do conversor A/D. ___________ 59
Figura 5.2: Teste do circuito de proteo do A/D; (a) Sinal de entrada (V
prot
), (b)
Sinal de sada (V
ad
). ____________________________________________ 60
Figura 5.4: Resultado do teste realizado no circuito condicionador de sinais
para a corrente de entrada. ______________________________________ 62
Figura 5.5: Detector do cruzamento por zero da tenso de entrada. _______ 63
Figura 5.6: Resultado do teste realizado no circuito para detectar o cruzamento
por zero da tenso de alimentao v
s
. ______________________________ 63
Figura 5.7: Condicionador de sinais para a tenso de sada. ____________ 64
Figura 5.8: Resultado do teste realizado no circuito condicionador de sinais
para medir a tenso de sada. ____________________________________ 65
Figura 5.9: Circuito de isolao das sadas PWM. _____________________ 67
Figura 5.10: Resultado do teste realizado com os circuitos auxiliares das sadas
PWM; (a) Atraso propagado pelo circuito de isolao (b) Intervalo de tempo
morto (deadband) entre as duas sadas PWM. _______________________ 68
Figura 5.11: Possvel tcnica de acionamento de chaves flutuantes. ______ 70
Figura 5.12: Circuito de acionamento completo para as chaves. __________ 71
Figura 6.1: Diagrama de blocos do sistema de controle utilizando o DSP. __ 72
xii
Figura. 7.1: Prottipo experimental do conversor Boost com controle do fator de
potncia utilizando o DSP TMS320F2812.___________________________ 83
Figura 7.2: Nova configurao do retificador._________________________ 84
Figura 7.3: Resultado experimental com o controle desativado (carga de 235
); (a) Tenso de entrada (CH1) e corrente de entrada (CH2), (b) Tenso de
sada (CH1) e corrente de entrada (CH2). ___________________________ 85
Figura 7.4: Resultado experimental somente com o controle de corrente ativado
(carga de 235 ); (a) Tenso de entrada (CH1) e corrente de entrada (CH2),
(b) Tenso de sada (CH1) e corrente de entrada (CH2). _______________ 87
Figura 7.5: Resultados de simulaes; (a) Tenso de entrada e corrente de
entrada em fase, (b) Corrente de entrada. ___________________________ 88
Figura 7.6: Tenso de sada (resultado de simulaes). ________________ 89
Figura 7.7: Resultado experimental com o controle ativado (carga de 261 e
tenso de referncia de 50 V); (a) Tenso de entrada (CH1) e corrente de
entrada (CH2), (b) Tenso de sada (CH1) e corrente de entrada (CH2). ___ 91
Figura 7.10: Tenso de entrada (Verde), corrente de entrada (Amarelo) e
Potncia ativa de entrada (Lils) (Resultado experimental com o controle
ativado) _____________________________________________________ 94

NDICE DE TABELAS

Tabela 2.1: Parmetros de simulao do retificador a diodos. _____________ 6
Tabela 2.2: Resultados obtidos por simulao para o retificador a diodo. ___ 10
Tabela 2.3: Resultados experimentais para o retificador a diodo. _________ 13
Tabela 2.4: Resultado numrico com controle desativado. ______________ 14
Tabela 3.1: Parmetros utilizados na simulao. ______________________ 27
xiii
Tabela 3.2: Parmetros utilizados na simulao do retificador com o controle de
corrente e o controle de tenso ativados. ___________________________ 32
Tabela 3.3 Clculos de simulaes. ________________________________ 39
Tabela 4.1: Conectores do DSP TMS320F2812. ______________________ 41
Tabela 4.2: Cdigo correspondente ao registrador de um temporizador da CPU.
Extrado do manual (TI DSP281x_Readme_V100).____________________ 44
Tabela 4.3: Cdigo correspondente a trs temporizadores num mesmo
dispositivo. Extrado do manual (TI DSP281x_Readme_V100). __________ 45
Tabela 4.4: Cdigo correspondente a atribuio de varivel. Extrado do manual
(TI DSP281x_Readme_V100).____________________________________ 46
Tabela 4.5: Cdigo correspondente ao mapeamento de seo atravs do linker.
Tabela 4.6: Cdigo correspondente ao acesso a um registrador. Extrado do
manual (TI DSP281x_Readme_V100). _____________________________ 47
Tabela 4.7: Cdigo correspondente a estrutura em termos de cada definio
union. Extrado do manual (TI DSP281x_Readme_V100). ______________ 48
Tabela 4.8: Cdigo correspondente ao modo de acessar um registrador.
Tabela 6.1: Relao de Arquivos que compem o projeto. ______________ 78
Tabela 6.2: Rotina de interrupo eva_timer1_isr.____________________ 79
Tabela 6.3: Rotina de interrupo eva_timer2_isr.____________________ 81
Tabela 7.1: Parmetros da nova configurao do retificador._____________ 84
Tabela 7.2: Resultados experimentais obtidos para a nova configurao do
retificador com o controle desativado. ______________________________ 86
Tabela 7.3: Resultados obtidos na simulao para a nova configurao do
retificador com o controle ativado. _________________________________ 89
Tabela 7.4: Cargas utilizadas para obter a corrente de entrada e a tenso de
sada. _______________________________________________________ 90
Tabela 7.5: Resultados experimentais para a nova configurao do retificador
com o controle ativado. _________________________________________ 94
Tabela 7.6: Comparao dos resultados experimentais para a nova
configurao do retificador. ______________________________________ 95

xiv
Abreviaturas

PWM Pulse Width Modulation modulao por largura de pulso
THD Total Harmonic Distortion Distoro Harmnica Total
DSP Digital Signal Processor Processador digital de sinais
IGBT Insulated Gate Bipolar Transistor
FFT Fast Fourier Transform Transformada rpida de Fourier
DPF Fator de potncia da fundamental
FP Fator de potncia total
RF Ripple Factor Fator de ripple
LEPAT Laboratrio de Eletrnica de Potncia e Automao
Fig. Figura
Eq. Equao
Conversor A/D Conversor analgico-digital
TI Texas Instruments
LEE Laboratrio de Engenharia Eltrica
CCStudio Code Composer Studio
CPU Central Processing Unit Unidade central de processamento
EV Event Manager Gerenciadores de eventos
GP General Purpose Uso geral
NMI Nonmaskable Interrupt
PIE Peripheral Interrupt Controller
RAM Random Access Memory Memria de acesso aleatrio
CI Circuito Integrado (CI)

1
CAPTULO 1 INTRODUO

A criao de novas tecnologias, na rea de eletrnica, tem proporcionado
inmeros benefcios humanidade. Vem sendo cridos novos equipamentos e
dispositivos eletrnicos que esto cada vez mais presentes na vida das
pessoas. Mas, o crescente uso de equipamentos eletrnicos nas indstrias e
residncias tem causado grande preocupao s concessionrias, pois por
operarem de forma no linear, causam distoro harmnica de corrente na
rede eltrica. A presena de harmnicos no sistema eltrico representa um
grande problema de qualidade de energia principalmente em instalaes
comerciais e industriais [1], [2].
Equipamentos eletrnicos, ligados rede eltrica, necessitam de
retificadores para fornecerem tenses contnuas. Dentre as diversas topologias
de retificadores existentes no mercado, o retificador monofsico em ponte com
filtro capacitivo [3] (Fig. 1.1) um bom exemplo para ilustrar o problema da
distoro harmnica de corrente.

Figura 1.1: Retificador monofsico em ponte com filtro capacitivo.

A Fig. 1.2 apresenta as formas de onda da tenso de entrada (v
s
) e da
corrente de entrada (i
s
) do retificador apresentado na Fig. 1.1 para mostrar o
problema da distoro harmnica causado pelo retificador na rede eltrica.

2

Figura 1.2: Tenso de entrada e corrente de entrada do retificador monofsico em
ponte com filtro capacitivo.

A presena de indutores e capacitores nas diversas topologias de
retificadores e a distoro harmnica de corrente na entrada desses circuitos
reduzem o fator de potncia [3] na entrada dos retificadores.
O aumento de custos no uso de energia e o crescimento de
regulamentaes sobre qualidade de energia e harmnicos presentes na rede
eltrica tem motivado o desenvolvimento de topologias de retificadores com a
capacidade de tornar o fator de potncia unitrio [4]. Dentre as topologias em
geral, o retificador monofsico dobrador de tenso tipo boost com modulao
por largura de pulso (Pulse Width Modulation - PWM) [3] pode ser considerado
uma escolha interessante para aplicaes de baixo custo devido ao
desempenho em relao tenso de sada, fator de potncia de entrada e
distoro harmnica total (Total Harmonic Distortion - THD) [3].
A no-linaridade dos circuitos eletrnicos em geral produz correntes de
entrada que no so senoidais e que apresentam defasagem em relao
tenso de entrada. Este fato causa a reduo do fator de potncia na entrada
do retificador. Assim, so produzidos harmnicos que poluem a rede eltrica e
o rendimento do retificador prejudicado.
O controle digital tem desempenhado um papel fundamental no avano
tecnolgico e tem sido amplamente utilizado nos processos industriais. Os
controles utilizando circuitos analgicos vem sendo substitudos por controle
digital devido a: reduo nos custos de desenvolvimento, reduo de rudos,
i
s
(A) v
s
(V)

Tempo (s)
3
maior preciso e versatilidade; alm de proporcionar controles mais rpidos,
maior produtividade e a diminuio do trabalho repetitivo de operaes
manuais. Um dos principais focos deste projeto desenvolver um controlador
digital para o retificador monofsico dobrador de tenso tipo boost PWM
atravs de um processador digital de sinais (Digital Signal Processor - DSP) [5].
O DSP substitui a maioria dos circuitos analgicos responsveis pelo
controle do retificador, o que diminui significativamente a quantidade de
componentes eletrnicos e o tamanho do circuito, alm de permitir o ajuste dos
parmetros de controle por software.

Figura 1.3: Diagrama de blocos do controle do retificador.

Duas variveis sero controladas no retificador: a corrente de entrada (i
s
)
e a tenso de sada (v
o
). A corrente i
s
ser forada a seguir a tenso de entrada
senoidal (v
s
) para tornar o fator de potncia do circuito unitrio e reduzir a
distoro harmnica. O nvel DC da tenso de sada deve ser controlado pelo
DSP e o fator de ripple, na sada do circuito, deve ser baixo.

DSP
Microcomputador
A/D PWM
Drivers
Circuitos de
interface
Retificador
4
1.1 Objetivos

O objetivo deste Projeto de Graduao aplicar um processador digital de
sinais num sistema de controle para tornar unitrio o fator de potncia de um
retificador dobrador de tenso tipo boost PWM. Ser desenvolvido um
algoritmo de controle capaz de controlar a corrente de entrada e a tenso de
sada do retificador. O sinal de controle ser gerado atravs de chaveamento
PWM.
O controle ser realizado para:

Tornar o fator de potncia unitrio na entrada do retificador
Reduzir a distoro harmnica de corrente na entrada do retificador
Regular a tenso de sada

1.2 Organizao do trabalho

Este trabalho inicia pela explicao e simulao do retificador com
controle desativado, isto , funcionando a diodos. Em seguida ser
desenvolvido um modelo linear para o retificador com o controle ativado, para
possibilitar o projeto dos controladores de i
s
e v
o
, inicialmente sem utilizar o
DSP. Para realizar a interface entre o DSP e o retificador, sero projetados:
drivers para acionar os IGBTs, circuitos de proteo para o conversor A/D e
condicionadores de sinais. Em seguida os controladores sero ajustados ao
tempo discreto e as faixas de valores do DSP para que o controle digital
finalmente seja realizado.

5
CAPTULO 2 RETIFICADOR MONOFSICO DOBRADOR DE
TENSO TIPO BOOST PWM

Neste captulo apresentado o retificador monofsico dobrador de tenso
tipo boost PWM com o controle desativado (Fig. 2.1), isto , as chaves S
1
e S
2

permanecem cortadas e o circuito torna-se um retificador dobrador de tenso a
diodos (Fig. 2.2). As caractersticas e conceitos apresentados neste capitulo
sero fundamentais para desenvolver a estratgia de controle no Cap. 3.
A Fig. 2.1 apresenta o circuito do retificador boost utilizado neste projeto.

Figura 2.1: Retificador monofsico dobrador de tenso tipo Boost PWM.

2.1 Funcionamento e simulao do retificador com controle
desativado

O objetivo da simulao do retificador a diodos ilustrar o funcionamento
do circuito (Fig. 2.2) e verificar os resultados experimentais. As simulaes
foram realizadas pelo programa PSIM com os parmetros na Tabela 2.1. Estes
parmetros correspondem aos valores dos componentes usados no circuito
experimental [6].

6
Tabela 2.1: Parmetros de simulao do retificador a diodos.
Smbolo Parmetros Unidade
v
s
20 V
p

f 60 Hz
L 4,5 mH
r 57 m
R 186
C
1
990 F
C
2
990 F

Figura 2.2: Retificador dobrador de tenso a diodos.

O retificador dobrador de tenso a diodos pode ser representado por dois
circuitos lineares (Fig. 2.3 e Fig. 2.4). A Fig. 2.3 mostra o retificador
funcionando quando D
2
est conduzindo e a Fig 2.4 mostra o retificador
funcionando quando D
1
conduzindo.

2
conduz.

7

1
conduz.

Enquanto D
2
estiver conduzindo o capacitor C
2
carregado. Enquanto D
1

estiver conduzindo, C
1
carregado. Portanto, em regime permanente, a tenso
de sada (v
o
) ser aproximadamente o dobro da tenso de pico (V
p
) da fonte de
entrada, o que se verifica na Fig. 2.8.
Devido ao principio de funcionamento no-linear do circuito, a corrente i
s

no senoidal (Fig. 2.5), pois a tenso nos capacitores (C
1
e C
2
) impede que
os diodos conduzam continuamente.

Figura 2.5: Corrente de entrada simulada.

Observa-se durante o transitrio, que o valor de pico da corrente de
entrada aproximadamente 8 A (Fig. 2.5). Isto ocorre porque os capacitores
esto inicialmente descarregados. Devido caracterstica boost do retificador,
a tenso de sada apresenta valor inicial maior do que 2V
p
(Fig. 2.8), por isso
i
s
(A)

Tempo (s)
8
os diodos permanecem cortados por alguns ciclos de v
s
(Fig. 2.5). Em regime
permanente a amplitude de i
s
aproximadamente 1,4 A e no h conduo
contnua de corrente.
A espectro da corrente de entrada obtido pela transformada rpida de
Fourier (Fast Fourier Transform - FFT) apresentou apenas harmnicos mpares
(Fig. 2.6).

Figura 2.6: Espectro da corrente de entrada obtido pela FFT (resultado da simulao).

A Fig. 2.7 mostra que v
s
e i
s
esto defasados e a corrente i
s
no
senoidal. Isto produz harmnicos (Fig. 2.6) que poluem a rede eltrica e
drenam da fonte de entrada potncia aparente que no consumida pela
carga.

i
s
(A)

0,73 A - 60 Hz
0,46 A - 180 Hz 0,16 A - 300 Hz
Frequncia (kHz)
9

Figura 2.7: Tenso de entrada atenuada em 20 vezes e corrente de entrada
(resultados da simulao).

Observa-se na Fig. 2.8, que a tenso mdia de sada (V
o
) menor que
2V
p
. Isto ocorre porque h queda de tenso em L e r.

Figura 2.8: Tenso de sada simulada.

Os resultados numricos (Tabela 2.2), obtidos por simulao, foram
calculados pelo mtodo apresentado no Apndice C.

v
s
/20 (V)

1,32 A - i
s
(A)

v
o
(V)

Tempo (ms)
Tempo (s)
10
Tabela 2.2: Resultados obtidos por simulao para o retificador a diodo.
Parmetros Smbolo Resultado Unidade
Fator de potncia da fundamental DPF 0,93 -
Distoro harmnica total da corrente THD
i
70 %
Fator de potncia total FP 0,76 -
Potncia de entrada P
s
7,2 VA
Fator de ripple da tenso de sada RF
vo
1,7 %
Potncia de sada P
o
6,73 W
Rendimento 93,5 %
Tenso mdia de sada V
o
35,4 V

Observando os resultados na Tabela 2.2, nota-se que o fator de potncia
(FP) de entrada baixo (0,76), a distoro harmnica da corrente (THD
i
= 70%)
muito alta. Estes fatores devem ser reduzidos pois prejudicam a rede eltrica
e o rendimento do circuito.

2.2 Resultados experimentais do retificador a diodo

Os grficos experimentais foram obtidos atravs do programa de
aquisio de dados do osciloscpio digital. Este programa fornece ainda os
pontos dos grficos em forma de tabelas, que foram utilizados para calcular os
resultados numricos obtidos neste experimento e os clculos foram realizados
atravs de um programa desenvolvido em MatLab (apndice A)
O circuito utilizado para os testes experimentais e que posteriormente
ser usado para realizar o controle, foi montado para os experimentos do
projeto de graduao [6]. Este circuito foi utilizado neste projeto por j est
disponvel no Laboratrio de Eletrnica de Potncia e Automao (LEPAT) da
UERJ. Os parmetros deste circuito so os mesmos utilizados na simulao
(Tabela 2.1). Este experimento tem por objetivo testar o circuito (Fig. 2.2) e
obter resultados que sirvam para verificar o desempenho do controle, quando
estiver ativado (Cap. 7).
A tenso de entrada apresentou distorses nos pontos coinsidentes com
os picos de corrente (i
s
) (Fig. 2.9). Isto ocorre devido: a saturao do ncleo do
transformador utilizado e a no-idealidade da fonte v
s
. Esta distoro no
prejudicou o experimento consideravelmente, mas reduziu a qualidade da
11
Distoro
tenso fornecida pela rede eltrica. Por este motivo deve-se evitar este tipo de
corrente com picos elevados.
A corrente de entrada (Fig. 2.3) apresentou picos com estreitamento e
amplitude (2,5 A) maiores que a simulao (Fig. 2.7). O indutor (L) utilizada no
experimento apresenta uma indutncia de 4,5 mH numa frequncia em torno
de 30 kHz, e a frequncia de operao neste experimento de 60 Hz. Na
simulao a indutncia tem valor fixo para todas as faixas de frequncia. Alm
disso, experimentalmente h problemas com aquecimento e saturao, que
alteram os valores de L e r de acordo com a frequncia e a intensidade da
corrente.

Figura 2.9: Tenso de entrada (CH1) e corrente de entrada (CH2) (resultado
experimental).

Observa-se que a distoro harmnica na corrente de entrada (Fig. 2.11)
piorou em relao simulao (Fig. 2.6) e a tenso de entrada no senoidal
(Figuras 2.9 e 2.10). O espectros (Fig. 2.11) apresentou apenas harmnicos
mpares, de acordo com o que foi obtido na simulao (Fig. 2.6).

CH1 5V/div CH2 1A/div 5ms/div
CH2
CH1
12

Figura 2.10: Espectro da tenso de entrada obtido pela FFT (resultado experimental).

Figura 2.11: Espectro da corrente de entrada obtido pela FFT (resultado experimental).
i
s
(A) 0,7 A - 60 Hz
0,57 A - 180 Hz
0,37 A - 300 Hz
v
s
(V) 21 V - 60 Hz
0,48 V - 180 Hz
0,92 V - 300 Hz
13
A tenso de sada (Fig. 2.12) se comportou de forma similar ao que foi
obtido na simulao (Fig. 2.8).

Figura 2.12: Tenso de sada (resultado experimental).
.
Os resultados obtidos por simulao encontram-se na Tabela 2.3.

Tabela 2.3: Resultados experimentais para o retificador a diodo.
Smbolo Resultado Unidade
DPF 0,95 -
THD
i
108 %
THD
v
5,4 %
FP 0,65 -
P
s
7,34 VA
RF
vo
2,13 %
P
o
6,67 W
90,8 %
V
o
35,4 VDC

A Tabela 2.4 compara os resultados obtidos por simulao (Tabela 2.2)
com os resultados obtidos experimentalmente (Tabela 2.3).

CH1 10V/div 5ms/div
14
Tabela 2.4: Resultado numrico com controle desativado.
Resultados Numricos
Simulao Experimento
DPF 0,93 0,95
THD
v
0% 5,40%
THD
i
70% 108%
PF 0,76 0,65
P
s
7,2 VA 7,34 VA
RF
v
1,70% 2,13%
P
o
6,73 W 6,67 W
93,50% 90,80%

Os resultados experimentais apresentaram diferena em relao a
simulao. Isto ocorreu principalmente devido: a discretizao dos sinais
experimentais, a no-idealidade da fonte vs e a diferenas entre os
componentes passivos utilizados na simulao e no experimento.
O indutor na entrada do retificador (L), utilizado no experimento, foi o
componente que apresentou maior diferena em relao a simulao, pois
construido com material ferro-magntico, portanto apresenta saturao e o
valor de L varia com a frequncia.

15
CAPTULO 3 CONTROLE DO RETIFICADOR

Duas variveis so controladas no retificador: a corrente de entrada (i
s
) e
a tenso de sada (v
o
). A corrente i
s
deve seguir a tenso de entrada senoidal
para tornar o fator de potncia do circuito unitrio e reduzir a distoro
harmnica [2], [6]. A tenso v
o
deve ser mantida constante. O retificador
controlado atravs do acionamento dos IGBTs por chaveamento PWM [7].
fundamental realizar a pr-carga dos capacitores C
1
e C
2
[2]. Isto feito, na
prtica, com a conexo da fonte ao circuito, com o controle desativado (IGBTs
cortados). Deste modo os capacitores se carregam apenas atravs dos diodos
(Cap. 2). Quando o sistema atingir a estabilidade, a tenso de sada ser
aproximadamente o dobro do pico de v
s
(Fig 2.11). Para o controle funcionar
corretamente, fundamental que a tenso de sada permanea maior que o
dobro da tenso de pico na entrada do retificador.
Os IGBTs nunca podem ser acionados simultaneamente, uma vez que os
capacitores C
1
e C
2
entrariam em curto-circuito. A Fig. 3.1 apresenta um
exemplo de como chavear S
1
e S
2
.

Figura 3.1: Exemplo de como chavear S
1
e S
2
.
Tempo (ms)
Tempo (ms)
16
Deve-se enfatizar que esta tcnica requer sempre uma carga conectada
sada, caso contrrio o valor da tenso mdia de sada poderia ser muito
grande [6].
O diagrama de blocos do sistema de controle do retificador adotado
apresentado na Fig. 3.2.
Figura 3.2: Diagrama de blocos do sistema de controle do retificador.

O controlador proporcional-integral (PI), a partir do erro de tenso (e
v
),
fornece a amplitude da corrente de referncia (I
ref
). O bloco G
vs
atenua a tenso
de entrada (medida) para obter uma referncia senoidal com amplitude unitria
e sincronizada com a rede eltrica. A corrente de referncia (i
ref
) obtida
atravs do bloco multiplicao, que realiza o produto entre I
ref
e a referncia
senoidal.
O controlador proporcional (P), a partir do erro de corrente (e
i
), fornece o
duty cycle ao modulador de largura de pulso (PWM), que por sua vez, aciona
os IGBTs (S
1
e S
2
) para realizar o chaveamento. Assim, i
s
forada a torna-se
senoidal e v
o
mantm-se constante.
No possvel controlar i
s
e v
o
simultaneamente, pois ambas so
controladas por uma nica varivel, o duty cycle do PWM. A soluo projetar
o controlador da corrente de entrada supondo que o controle de tenso no
exista e projetar o controlador da tenso de sada supondo que o controle de
17
corrente no exista. Isto possvel utilizando o conceito de controle
hierrquico, que consiste em organizar as diversas malhas de controle em
cascata e projetar o controlador correspondente a cada malha com velocidade
de reposta diferente. As malhas mais internas devem ser mais rpidas e
depender das malhas mais externa. Assim, o controle de uma varivel no
influencia significativamente no controle das outras variveis.
Utilizando-se o conceito de controle hierrquico, o projeto do sistema de
controle foi dividido em duas partes: a malha de controle da corrente de
entrada (Fig. 3.3 - malha escrava) e a malha de controle da tenso de sada
(Fig. 3.4 - malha mestra) [7].

Figura 3.3: Diagrama em blocos da malha de controle da corrente de entrada.

Figura 3.4: Diagrama em blocos da malha de controle da tenso de sada.

18
A malha de controle da corrente a mais interna e a mais rpida, por isso
o controlador da corrente deve ser ajustado primeiramente [7]. Assim, a malha
de controle da corrente ter funo de transferncia praticamente unitria, i. e.,

, 1 =
ref
s
i
i

A fim de simplificar o projeto do controlador da tenso, o modelo linear do
retificador tambm ser dividido em duas partes (P
i
e P
v
) para facilitar o
desenvolvimento do modelo dinmico do retificador [7].

O erro de tenso :

0
v V e
ref v
= , (3.1)

onde V
ref
a tenso de referncia.
A amplitude da corrente de referncia (I
ref
) comanda a tenso de sada
fornecida pelo retificador e obtida pelo produto do erro de tenso pela funo
de transferncia (G
v
(s)), do controlador proporcional-integral (PI).

). ( ) ( ) ( s e s G s I
v v ref
= (3.2)

A tenso de entrada (v
s
) medida com atenuao de 1/V
p
, onde V
p
a
amplitude da tenso de entrada, para obter a forma senoidal da corrente de
referncia (i
ref
). No DSP, a forma senoidal obtida por software, atravs da
funo sin(), disponvel na biblioteca matemtica (math) do DSP. O
sincronismo com a rede obtido atravs do conversor A/D, que converte uma
onda quadrada sincronizada com a tenso de entrada para detectar os
instantes em que v
s
cruza o zero (detector de zero).

p
s
s
V
v
t sen = ) (
(3.3)

19
). ( ) ( ) ( t sen t I t i
s ref ref
= (3.4)

Desta forma pode-se calcular o erro de corrente:

). ( ) ( ) ( t i t i t e
s ref i
= (3.5)

O controlador proporcional (P), fornece o duty cycle do PWM (D).

, ) ( ) ( t e K t D
i pi
= (3.6)

onde K
pi
o ganho do controlador de corrente.
O duty cycle comparado com uma onda triangular para realizar a
modulao PWM, que aplicado aos drivers dos IGBTs para controlar i
s
e V
o

[7].
Os controladores sero projetados, inicialmente, sem considerar o uso do
DSP. O programa de simulao PSIM, ser utilizado para ajustar os ganhos.
Aps avaliar as simulaes e verificar que o desempenho dos controladores
est de acordo com as especificaes do projeto, o controle ser implementado
no DSP [1], [8], [9], o que detalhado no Cap. 6.

3.1 Especificaes de desempenho do sistema de controle

O chaveamento dos IGBTs utilizado para controlar a corrente de
entrada (i
s
) e a tenso de sada (V
o
) simultaneamente. Por isso necessrio
encontrar um compromisso entre o controle de i
s
e o controle de V
o
para que
um no impea o controle do outro. Para facilitar o ajuste do controle
necessrio ajustar a malha de controle de corrente para ser muito mais rpida
que a malha de controle de tenso. O controle de corrente precisa ser rpido
para que o rudo gerado pelo chaveamento seja de alta freqncia, que fcil
para realizar a filtragem. O controle de tenso precisa ser lento para no gerar
variaes rpidas na referncia de corrente evitando distores na corrente
senoidal (i
s
). No entanto deve manter o valor mdio de v
o
aproximadamente
constante.
20
A corrente de entrada sofre variaes de alta frequncia devido ao
chaveamento e o valor de referncia varia senoidalmente com o tempo. Devido
dinmica do controle e para simplificar o projeto, foi adotado um controlador
proporcional [10] para a corrente.
O erro DC deve ser nulo. Por isso foi adotado um controlador
proporcional-integral (PI) [10] para a tenso de sada.

3.2 Modelagem do retificador e estratgia de controle

Este sistema no-linear [2] [7], por isso, foi necessrio desenvolver um
modelo linearizado para projetar o sistema de controle do retificador.
A grande diferena entre as velocidades de resposta das duas malhas de
controle permitiu a utilizao do mtodo de controle hierrquico. Este mtodo
possibilitou que os dois controladores fossem projetados quase que
independentemente.
O modelo linear desenvolvido para projetar o controlador da malha de
corrente baseia-se no fato de que o tempo de resposta da malha de tenso
muito grande. Para este modelo suposto que, em regime permanente, C
1
e
C
2
comportam-se como duas fontes DC V
1
e V
2
. Esta uma boa aproximao,
(Fig. 2.4.6) uma vez que as capacitncias C
1
e C
2
foram escolhidas
suficientemente grandes para manter tenses quase constantes. Os IGBTs e
os diodos podem ser representados como uma chave bidirecional (CH
1
) com
duas posies. Ento o retificador pode ser modelado pelo circuito da Fig. 3.5
[6].

Figura 3.5: Modelo do retificador para o controle da corrente de entrada.

21
As tenses V
1
e V
2
nos capacitores so aplicadas ao ponto Z de acordo
com a posio da chave CH
1
. Ento, o chaveamento pode ser representado
como na Fig. 3.6 pelo gerador de tenso retangular (v
CH
) com tenso pico-a-
pico igual a V
1
+V
2
.
O chaveamento proporciona uma componente fundamental V
1CH
na
mesma frequncia da fonte v
s
e com ngulo de deslocamento
1CH
. Esta
componente permite que a corrente i
s
esteja em fase com v
s
para obter um
Fator de Potncia (FP) unitrio [7]

Figura 3.6: Modelo simplificado do retificador para o controle da corrente.

De acordo com a Fig. 3.6, a corrente i
s
dada fasorialmente por [6]:

,
1 1

=
Z
V V
I
CH CH S S
S
(3.2.1)

onde L j R Z + =

Observa-se, na equao (3.2.1), que possvel controlar a amplitude e a
fase da corrente i
s
atravs da tenso V
1CH
e do ngulo de fase
1CH
.
Para isto utiliza-se um PWM senoidal [3], que proporciona uma
componente fundamental em 60 Hz (frequncia de v
s
). Os demais harmnicos
tm frequncias bem mais altas com amplitudes pequenas. Deste modo a
distoro harmnica diminui significativamente e o fator de potncia torna-se
unitrio.
22
Para obter o modelo linear calcula-se o valor mdio da tenso v
CH
em
cada ciclo do PWM. Esta uma boa aproximao porque a frequncia de
chaveamento (10 kHz) muito maior que 60 Hz.
Assumindo PWM com duty cycle D e que S
2
sempre ativada no incio
do perodo, o valor mdio da tenso v
CH
em cada ciclo igual a:

+
=
T
T D V T D V
V
CH
) 1 (
2 1

, ) 1 (
2 1
+ = D V D V V
CH
(3.2.2)

onde: V
CH
o valor mdio de um ciclo PWM da tenso v
CH
e T o perodo do
sinal PWM.

No modelo para o projeto do controle da tenso supe-se que o retificador
esteja em conduo contnua de corrente [3] e que i
s
seja sempre senoidal:

. ) ( ) ( t sen t I i
s ref s
=

A Fig. 3.7 mostra o retificador alimentado por uma fonte de corrente
senoidal.

Figura 3.7: Modelo do retificador para o controle da tenso de sada.

23
No semi-ciclo positivo de i
s
, D
2
conduz e D
1
est cortado. Deste modo
pode-se substituir o modelo da Fig. 3.7 pelo modelo simplificado na Fig. 3.8. No
semi-ciclo negativo de i
s
, em que D
1
conduz e D
2
est cortado, o circuito da
Fig. 3.9 pode ser utilizado como modelo simplificado.

Figura 3.8: Modelo simplificado do retificador para o controle da tenso de sada no
semi-ciclo positivo de i
s
.

Figura 3.9: Modelo simplificado do retificador para o controle da tenso de sada no
semi-ciclo negativo de i
s
.

De acordo com os modelos simplificados, as correntes i
s+
e i
s-
circulam
somente durante meio ciclo da senide e esto defasadas de 180 como
escrito a seguir.

<
=
+
0 ) ( , 0
0 ) ( , ) (
) (
t sen se
t sen se t sen I
t i
s
s s ref
s

24
<
0 ) ( , ) (
0 ) ( , 0
) (
t sen se t sen I
t sen se
t i
s s ref
s
s

As Figuras 3.10 e 3.11 apresentam as correntes i
s+
e i
s-
simuladas.

s+
simuladas (a intensidade da corrente somente
ilustrativa).

s-
(a intensidade da corrente somente ilustrativa).

Como i
s+
e i
s-
nunca circulam simultaneamente e a fonte de corrente,
quando i
s
igual a zero, comportam-se como um circuito aberto; ento o
modelo linear para a Fig. 3.7 pode ser substitudo pelo circuito alimentado por
i
s+
e i
s-
simultaneamente apresentado na Fig. 3.12.

i
s+
(A)
i
s -
(A)

Tempo (ms)
Tempo (ms)
25

Figura 3.12: Modelo simplificado do retificador para o controle da tenso de sada,
vlido para os dois semi-ciclos de i
s
.

Para projetar um controlador para tenso de sada, necessrio obter
uma funo de transferncia que relacione a tenso mdia de sada (V
o
) e a
amplitude da corrente de referncia (I
ref
).
Em regime permanente, a corrente mdia que entra no circuito
(Fig. 3.12), passa somente pela carga (R); ento o modelo linear para corrente
(i
ref
) e tenso (v
o
) instantneas (Fig. 3.12), pode ser substitudo pelo modelo
para corrente e tenso mdias apresentado na Fig. 3.13.

Figura 3.13: Modelo simplificado do retificador para o controle da tenso de sada,
vlido para os valores mdios de tenso e corrente.

A tenso mdia de sada depende da corrente mdia de entrada (I
s
),
assim, pela lei das correntes de Kirchhooff obtm-se:

, ) ( ) (
2 ) (
t I t V
R dt
t dV
C
s o
o
= +
(3.2.3)

com C = C
1
= C
2
.
26
Como, neste caso, i
ref
praticamente igual a i
s
, a corrente I
s
pode ser
escrita em funo da amplitude da corrente de referncia:

ref
s
I
t I = ) (

Assumindo-se condies iniciais nulas e aplicando-se, a Transformada de
Laplace, obtm-se a funo de transferncia para o projeto do controle de
tenso:

s
RC
C
s I
s V
P
ref
O
V
+
= =
2
2
) (
) (

(3.2.4)

Para simplificar o projeto do controlador da tenso, o PI ser projetado a
partir da tenso mdia de sada (V
o
), apesar, da tenso medida para realizar o
controle ser a tenso instantnea de sada (v
o
), uma vez que, a tenso V
o

que o controle regula e o ripple na tenso v
o
inevitvel.

3.3 Projeto do controlador para a corrente de entrada

O projeto do controlador para a corrente de entrada utiliza a eq. (3.2.2)
obtida no desenvolvimento do modelo linear para o retificador e o programa de
simulao PSIM. Utilizando-se o conceito de controle hierrquico inicia-se o
projeto pela malha de controle de corrente, a malha mais interna [7], [10].
Portanto o circuito usado na simulao (Fig. 3.14) no apresenta controle para
a tenso de sada.
O mtodo de chaveamento utilizado o PWM senoidal. Assim, sempre
haver uma chave (IGBT) ativada (nunca simultaneamente). Para que,
enquanto o duty cycle (D) for maior do que 50% a corrente i
s
seja forada a
aumentar e enquanto D for menor do que 50% a corrente seja forada a
diminuir, um valor constante de 0,5 V (V
d
) somado ao sinal fornecido pelo
controlador P. Um limitador (LIM) utilizado para manter D entre 0 e 1 e uma
onda triangular (V
tri
) utilizada como portadora para gerar os pulsos PWM.
27
Assim, o duty cycle do PWM :

i Pi
e K D + = 5 , 0 (3.3.1)

onde: K
pi
o ganho proporcional do controlador proporcional da corrente de
entrada e e
i
o erro de corrente.

Substituindo a eq. (3.2.2) na (3.3.1) e assumindo que V V =
1
e V V =
2
,
obtm-se:

i Pi chM
e VK V 2 = . (3.3.2)

Os parmetros utilizados na simulao encontram-se na Tabela 3.1.

Tabela 3.1: Parmetros utilizados na simulao.
V
s
20 V
p

f 60 Hz
L 4,5 mH
r 57 m
R 186
C
1
990 F
C
2
990 F

Para evitar problemas com a pr-carga dos capacitores, a simulao
inicia com tenses iniciais iguais a 20 V em C
1
e C
2
.

28

Figura 3.14: Circuito utilizado para controlar a corrente de entrada.

Durante as simulaes, diversos valores para K
pi
foram testados e
verificou-se que K
pi
pode ser aumentado indefinidamente, mas a partir de um
determinado valor no se observa alteraes nos resultados. Por isso foi
escolhido o maior valor para o ganho proporcional em que os resultados
apresentaram melhora:

15 =
Pi
K

3.4 Resultados de simulaes do retificador com o controle da
corrente de entrada

O controlador para a corrente de entrada foi projetado independente do
valor da tenso de sada (v
o
), por isso I
ref
precisa ser suficientemente grande
29
para gerar em cada capacitor (C
1
e C
2
) uma tenso maior do que V
p
, caso
contrrio, quando o mdulo da tenso de entrada (|v
s
|) for maior do que a
tenso nos capacitores, um dos diodos entra em conduo e o chaveamento
no funciona [2].
A Fig. 3.15 apresenta a corrente de entrada quando I
ref
= 0,5 A. possvel
observar que i
s
no segue a corrente de referncia em todos os instantes. Isto
ocorre porque a tenso de sada permanece menor do que 2V
p
(Fig. 3.16).

ref
= 0,5 A.

ref
= 0,5 A.

Trocando o valor de I
ref
para 2 A (Fig. 3.17) a corrente de entrada segue a
referncia em todos os instantes e a tenso de sada, em regime permanente,
i
s
(A)
i
ref
(A)
v
o
(V)

Tempo (s)
Tempo (s)
30
apresenta valor mdio maior do que 60 V (Fig. 3.18), desta forma a tenso nos
capacitores permanecem maior do que V
p
.

(a)

(b)
ref
= 2 A.

i
s
(A) e i
ref
(A)
i
s
(A)
i
ref
(A)

Tempo (ms)
Tempo (ms)
31

ref
= 2 A.

Como no h controle para a tenso, v
o
aumenta conforme I
ref
aumenta.

3.5 Projeto do controlador para a tenso de sada

O projeto do controlador para a tenso utiliza a eq. (3.2.4), obtida no
desenvolvimento do modelo linear para o retificador, e o programa de
simulao PSIM.
Aps projetar o controlador para a corrente inicia-se o projeto da malha de
controle da tenso. Assumindo a malha de controle da corrente em regime
permanente, a razo entre a tenso mdia de sada e o erro de tenso pode
ser escrita da seguinte forma:

) ( ) (
) (
) (
s P s G
s e
s V
V v
v
o
=
(3.5.1)

onde G
v
funo de transferncia do PI

|
\
| +
=
s
a s
K s G
v v
) (
(3.5.2)

Substituindo (3.2.4) e (3.5.2) em (3.5.1), obtm-se:
V
o
(V)

Tempo (s)
32
|
|
|
|
\
|
+
|
\
| +
=
RC
s
C
s
a s
K
s e
s V
v
v
o
2
2
) (
) (

(3.5.3)

Por razes de simplificao, faz-se o zero de G
v
coincidir com o polo de
P
v
.

|
\
|
=
RC
a
2
(3.5.4)

|
\
|
=
s C
K
s e
s V
v
v
o
1 2
) (
) (
(3.5.5)

Para obter o valor de K
v
e os resultados da simulao com o controle de
corrente e de tenso funcionando simultaneamente, foi utilizado o circuito
mostrado na Fig 3.19. Este circuito difere do apresentado na Fig. 3.14 apenas
pelo controle de tenso.

Os parmetros utilizados na simulao encontram-se na Tabela 3.2.

Tabela 3.2: Parmetros utilizados na simulao do retificador com o controle de
corrente e o controle de tenso ativados.
v
s
20 V
p

f 60 Hz
L 4,5 mH
r 57 m
R 186
C
1
990 F
C
2
990 F

33

Figura 3.19: Circuito utilizado para projetar o controlador da tenso de sada e obter a
simulao do controle de corrente e tenso funcionando simultaneamente.

O sistema de controle foi simulado para diversos valores de K
v
para obter
um valor que no produzisse distores na forma senoidal da corrente e
mantivesse a tenso de sada estvel.
O valor obtido foi:

K
v
= 29,7 x 10
-6

3.6 Resultados de simulaes do retificador com controle da
corrente de entrada e controle da tenso de sada

A tenso de referncia escolhida para a simulao foi 70 V, pois a
potncia dissipada pela carga (P
o
) limitada em 30 W e, como j foi discutido
34
nas sees anteriores, a tenso de sada precisa ser maior do que 2V
p
para o
controle funcionar corretamente.

W
R
V
P
o
o
4 , 26
186
70
2 2
= = =

O controlador P utilizado ser o mesmo obtido na seo 3.3 e o
controlador PI ser utilizando os parmetros da simulao. Pela eq. (3.5.4),
obtm-se:

. 86 , 10
10 990 186
2 2
6
=

= |
\
|
=
RC
a

Aplicando a eq. (3.5.2) obtm-se:

.
86 , 10
10 7 , 29
6
|
\
| +
=

s
s
G
v

Figura 3.20: Corrente de entrada com controle de corrente e controle de tenso
ativados (R = 186).
i
ref
(A)
i
s
(A) e i
ref
(A)
i
s
(A)

Tempo (ms)
Tempo (ms)
35

Figura 3.21: Espectro da corrente de entrada obtida pela FFT com controle de corrente
e controle de tenso ativados (R = 186).

Figura 3.22: Tenso de sada, corrente de entrada e corrente de referncia com o
controle de corrente e o controle de tenso ativados (R = 186).

Figura 3.23: Tenso de sada com o controle de corrente e o controle de tenso
ativados (R = 186).

i
s
(A)
i
s
(A) e i
ref
(A)
v
o
(V)
v
o
(V)

Frequncia (Hz)
Tempo (s)
Tempo (s)
36
A corrente de entrada seguiu a corrente de referncia e apresentou fator
de potncia praticamente unitrio. A tenso mdia de sada manteve-se no
valor de referncia (70 V) e apresentou baixo fator de ripple.
Comparando os resultados da simulao com controle ativado e sem
controle ativado, observa-se que a utilizao do controle proporcionou uma
grande melhora no funcionamento do circuito. O fator de potncia, na entrada
do retificador, tornou-se praticamente unitrio e o fator de ripple na sada,
apesar do chaveamento, manteve-se praticamente constante em relao aos
resultados obtidos no Cap. 2. Alm de aumentar a qualidade de energia e
reduzir os harmnicos presentes na rede eltrica, a tenso de sada pode ser
elevada at o valor que for necessrio, desde que no ultrapasse as limitaes
fsicas do circuito.
Para verificar o quanto o controle robusto a variaes da carga, alm
das simulaes realizadas para o valor de carga do circuito experimental
(R = 186 ), foram realizadas simulaes para outros valores de R.

= |
\
|
= 93
2
186
R

e

= = 372 186 2 R

Os outros parmetros de simulao foram mantidos.

37

(a)

(b)
Figura: 3.24: Corrente de entrada e corrente de referncia com o controle de corrente
e o controle de tenso ativados; (a) R = 93 , (b) R = 372 .

i
s
(A)
i
ref
(A)
i
s
(A) i
ref
(A)

Tempo (ms)
Tempo (ms)
38

(a)

(b)
Figura: 3.25: Corrente de entrada, corrente de referncia e tenso de sada com o
controle de corrente e o controle de tenso ativados; (a) R = 93 , (b) R = 372 .

A simulao realizada para R = 93 e R = 372 mostrou que o controle
robusto a variaes na carga. Alm disso, observa-se que o erro mximo de
corrente mantm-se em torno de 0,25 A independente da amplitude da corrente
de entrada e do valor da carga. Isso mostra que quanto maior for amplitude
da corrente de entrada menor ser o erro percentual de i
s
em relao a i
ref
.
A Tabela 3.3 apresenta os resultados numricos obtidos atravs de
simulao com o controle desativado (Cap. 2) e com o controle de corrente e
de tenso ativados.

v
o
(V)
i
s
(A) e i
ref
(A)
i
s
(A) e i
ref
(A)
v
o
(V)

Tempo (s)
Tempo (s)
39
Tabela 3.3 Clculos de simulaes.
Clculos de Simulaes

Controle
Desativado
Controle
Ativado
DPF 0,93 1
THD
v
0% 0%
THD
i
70% 2%
PF 0,76 1
RF
v
1,70% 1,14%
93,5% 97,9%

Os resultados mostraram que o controle projetado melhorou
significativamente o desempenho do circuito, principalmente em relao ao
fator de potncia a distoro harmnica da corrente.

40
CAPTULO 4 PROCESSADOR DIGITAL DE SINAIS

O DSP utilizado para controlar o retificador o TMS320F2812 [5], [11] da
Texas Instruments (TI), escolhido por j estar disponvel no Laboratrio de
Engenharia Eltrica (LEE) da UERJ.
O TMS320F2812 til para este trabalho porque est equipado com
interface A/D e D/A, e rpido o suficiente para controlar a corrente de entrada
e a tenso de sada do retificador.
O kit do DSP possui basicamente 16 entradas A/D, uma porta paralela
para que haja comunicao entre o kit e um microcomputador, uma entrada de
alimentao, 16 sadas de moduladores de largura de pulso (pulse width
modulador - PWM) e um software para o desenvolvimento dos algoritmos de
controle, o Code Composer Studio.
O Code Composer Studio instalado no microcomputador e possibilita a
utilizao de linguagem C/C
++
e linguagem Assembly.

Figura 4.1: Posio dos conectores na placa do DSP TMS320F2812. Extrado do
manual (TI 2812_ezdsp_TechRef_D, Figura 2-3).

A Fig. 4.1 apresenta a posio dos conectores na placa do DSP e a
Tabela 4.1 apresenta as funes de cada conector [5].

41
Tabela 4.1: Conectores do DSP TMS320F2812.

Para este trabalho sero utilizados os conectores: P3, P8, P5, P9 e P6.

4.1 Code Composer Studio

O Code Composer Studio (CCStudio) [12] o programa que funciona
como interface entre o usurio e o DSP. Atravs deste software desenvolvido
todo o projeto que gerencia o sistema de controle.
O software pode ser desenvolvido em linguagem C ou C++. Para esse
trabalho, o programa ser desenvolvido em linguagem C. O programa
desenvolvido neste trabalho baseou-se no programa desenvolvido no trabalho
de Iniciao Cientfica [8].
O CCStudio fornece as ferramentas de gerao do cdigo bsico com
anlise em tempo real e debug. O CCStudio suporta todas as fases do ciclo de
desenvolvimento mostrado na Fig. 4.2 [12].

Figura. 4.2: Fases do ciclo de desenvolvimento do Code Composer Studio.
Extrado do manual (TI spru509c, Figura 1-1).

Para desenvolver um programa utilizando o CCStudio necessrio criar
um projeto. Este projeto dividido em pastas e cada tipo de arquivo tem uma
pasta que ser destinado. A estrutura do projeto mostrada na Fig. 4.3
Conectores Funo
P1 Interface JTAG
P2 Expanso
P3 Porta Paralela
P4/P8/P7
Entradas e Sadas
Digitais
P5/P9
Canais de Entrada do
Conversor A/D
P6
Conector de
Alimentao
Design
conceptual
planning
Code & build
create project,
write sourcecode,
Configuration file
Debug Syntax
checking, probe
points, logging,
etc
Analyze real-time
debugging,
statistics, tracing
42

Figura. 4.3: Tela de um projeto desenvolvido no Code Composer Studio.

necessrio indicar para o compilador o diretrio em que se encontra
cada arquivo utilizado no projeto, caso contrrio no ser possvel realizar a
compilao.
O programa principal (executado pelo DSP), que realiza o controle do
retificador apresentado no apndice D. Este programa foi desenvolvido em
linguagem C atravs do Code Composer Studio e estruturado de acordo com
o fluxograma apresentado na Fig. 4.4.

43

Figura 4.4: Fluxograma do programa principal do processador digital de sinais.

Incio
Inicializar o sistema e os
dispositivos de entrada e sada
Incluir biblioteca
utilizada no programa
Configurar o conversor A/D
Configurar as sadas PWM
Esperar o sinal para iniciar
converso no A/D
Processamento dos dados
Clculo do sinal de controle

Finalizar?
Sinal de controle
Parar
Sim
No
44
4.1.1 Acesso aos registradores do processador utilizando
linguagem C

Nesta seo ser mostrado como possvel acessar os registradores do
DSP utilizando linguagem C [13]. Este conhecimento fundamental para o
desenvolvimento do software de controle do retificador.
O CCStudio permite utilizar estruturas (struct) do cdigo escrito em C para
agrupar todos os registradores que pertencem a um perifrico particular. Cada
estrutura do cdigo em C ento mapeada na memria do DSP atravs do
linker representando cada registrador relativo aos dispositivos perifricos. Este
mapeamento permite que o compilador acesse os registradores perifricos que
usam diretamente o ponteiro da pgina dos dados do processador central.
Alm disso, dentro destas estruturas so declaradas variveis, do tipo inteiro
sem sinal, para mapear cada bit de um determinado registrador, permitindo que
o compilador leia ou manipule um nico bit dentro de cada registrador [14]. A
Tabela 4.2 apresenta um exemplo que mostra a estrutura de um cdigo
correspondente ao registrador de um temporizador (timer) da unidade central
de processamento (Central Processing Unit CPU).

Tabela 4.2: Cdigo correspondente ao registrador de um temporizador da CPU.
Extrado do manual (TI DSP281x_Readme_V100).

/*****************************************************************
CPU-Timer header file using structures
*****************************************************************/
struct CPUTIMER_REGS
{
Uint32 TIM; // Timer counter register
Uint32 PRD; // Period register
Uint16 TCR; // Timer control register
Uint16 rsvd1; // reserved
Uint16 TPR; // Timer pre-scale low
Uint16 TPRH; // Timer pre-scale high
};

45
Os nomes dos registradores aparecem na mesma ordem que esto
arranjados na memria.
As posies que so reservadas na memria so mantidas dentro da
estrutura por uma varivel reservada (rsvd1, rsvd2 etc.). Os membros da
estrutura reservados no so usados, exceto para reservar o espao na
memria.
Uint16 e Uint32 so typedefs para valores inteiros de 16 bits e 32 bits sem
sinal.
A definio da estrutura de arquivos do registrador usada ento para
declarar uma varivel que seja usada para acessar os registradores. Isto feito
para cada um dos perifricos do dispositivo. O mesmo perifrico usa a mesma
definio da estrutura. Por exemplo, se h trs temporizadores em um
dispositivo, ento haver trs variveis do tipo volatile struct na memria, como
mostrado na Tabela 4.3.

Tabela 4.3: Cdigo correspondente a trs temporizadores num mesmo dispositivo.

/*****************************************************************
* CPU-Timer header file using structures
*****************************************************************/
volatile struct CPUTIMER_REGS CpuTimer0Regs;

A palavra-chave volatile importante na declarao da varivel. Volatile
indica ao compilador que o contedo da varivel pode ser mudado no hardware
e assim o compilador no otimizar o cdigo que usa uma varivel deste tipo.
Cada varivel correspondente a uma estrutura de um registrador
perifrica atribuda ento a uma seo de dados do compilador usando o
comando #pragma. No exemplo mostrado na Tabela 4.4, a varivel
CpuTimer0Regs atribuda seo de dados CpuTimer0RegsFile.

46
Tabela 4.4: Cdigo correspondente a atribuio de varivel. Extrado do manual (TI
DSP281x_Readme_V100).

/*****************************************************************
DSP281x_headers\source\DSP281x_GlobalVariableDefs.c
*****************************************************************/
/* Assign the variable CpuTimer0Regs to the CpuTimer0RegsFile
output section using the #pragma compiler statement. C and C++ use
different forms of the #pragma statement. When compiling a C++
program, the compiler will define __cplusplus automatically */

#ifdef __cplusplus // used by C++
#pragma DATA_SECTION("CpuTimer0RegsFile")
#else // used by C
#pragma DATA_SECTION(CpuTimer0Regs,"CpuTimer0RegsFile");
#endif
volatile struct CPUTIMER_REGS CpuTimer0Regs; //variable
//CpuTimer0Regs of type CPUTIMER_REGS

Esta atribuio seo de dados repetida para cada varivel, do tipo
struct, associada aos registradores perifricos do dispositivo. Como cada
estrutura atribuda a prpria seo de dados, o linker usado para mapear
cada seo diretamente aos registradores mapeados na memria, como
mostrado Tabela 4.5.

Tabela 4.5: Cdigo correspondente ao mapeamento de seo atravs do linker.
/*****************************************************************
DSP281x_headers\include\DSP281x_Headers_nonBIOS.cmd
*****************************************************************/
MEMORY
{
PAGE 1:
CPU_TIMER0 : origin = 0x000C00, length = 0x000008 /*CPU Timer0
}
SECTIONS
{
CpuTimer0RegsFile : > CPU_TIMER0, PAGE = 1
}
47
Mapeando a varivel diretamente ao mesmo endereo de memria dos
registradores, o usurio pode acessar os registradores atravs do cdigo em C
simplesmente acessando a varivel correspondente.
possvel acessar o registrador por completo, ou acessar apenas um bit
desse registrador. Na Tabela 4.6 mostrado como isso feito.

Tabela 4.6: Cdigo correspondente ao acesso a um registrador. Extrado do manual (TI
DSP281x_Readme_V100).
/*****************************************************************
DSP281x_headers\include\DSP281x_CpuTimers.h CPU-Timer header file
*****************************************************************/
struct TCR_BITS { // bits description
Uint16 rsvd1:4; // 3:0 reserved
Uint16 TSS:1; // 4 Timer Start/Stop
Uint16 TRB:1; // 5 Timer reload
Uint16 SOFT:1; // 10 Emulation modes
Uint16 FREE:1; // 11
Uint16 TIE:1; // 14 Output enable
Uint16 TIF:1; // 15 Interrupt flag
};

/*****************************************************************
*****************************************************************/
union TCR_REG {
Uint16 all;
struct TCR_BITS bit;
};

A declarao union usada para permitir que o registrador seja acessado
em cada bit ou por completo.
Uma vez que os bits do registrador e union foram declarados para cada
registrador, a estrutura pode ser reescrita em termos de cada definio union
(Tabela 4.7).

48
Tabela 4.7: Cdigo correspondente a estrutura em termos de cada definio union.

/*****************************************************************
*****************************************************************/
struct CPUTIMER_REGS
{
union TIM_GROUP TIM; // Timer counter register
union PRD_GROUP PRD; // Period register
union TCR_REG TCR; // Timer control register
Uint16 rsvd1; // reserved
union TPR_REG TPR; // Timer pre-scale low
union TPRH_REG TPRH; // Timer pre-scale high
};

Ento possvel acessar o registrador por completo utilizando <.all>, ou
acessar cada bit utilizando <.bit>. Para acessar o registrador por completo
necessrio utilizar uma mscara (nmero em hexadecimal), que atribua a cada
bit o nvel lgico desejado.

Tabela 4.8: Cdigo correspondente ao modo de acessar um registrador. Extrado do
manual (TI DSP281x_Readme_V100).

/*****************************************************************
Users source file
*****************************************************************/
CpuTimer0Regs.TCR.bit.TSS = 1; //Example of accessing a single bit
CpuTimer0Regs.TCR.all = TSS_MASK; //Example of accessing the whole
//register

O acesso a cada bit torna o programa fcil de interpretar, mas gera um
cdigo extenso. E ao acessar o registrador por completo torna o cdigo difcil
de interpretar, mas gera um cdigo curto.
49
Os arquivos que mapeiam os registradores do DSP podem ser obtidos
no site da Texas Instruments (TI) atravs do diretrio SPRC097. Este diretrio
fornece ainda exemplos e documentao
A TI fornece todos os arquivos que mapeiam os registradores. Estes
arquivos ss do tipo header <.h>.
Os arquivos de inicializao dos perifricos do DSP so do tipo source
<.c> e so fornecidos pela TI. Estes arquivos tambm encontram-se no
diretrio SPRC097.

4.2 Conversor A/D

Os sinais de tenso (entrada e sada) e corrente (entrada) sero
aplicados a trs canais do conversor A/D [15] disponveis no kit do DSP. Por
isso compreender o funcionamento deste dispositivo fundamental para
realizar o controle do retificador.
O kit do DSP disponibiliza um conversor A/D de 12 bits com 16 canais,
configurados como dois mdulos independentes de 8 canais para atender os
gerenciadores de eventos A e B (Seo 4.3). Os dois mdulos independentes
de 8 canais podem ser conectados em cascata para formar um nico mdulo
de 16 canais. Embora haja 16 canais de entrada e dois sequenciadores, h
somente um conversor A/D.
Os dois mdulos de 8 canais tm capacidade de sequenciar
automaticamente uma srie de converses, cada mdulo tem a opo de
selecionar qualquer um dos oito canais disponveis utilizando um multiplexador
analgico. No modo cascata, os sequenciadores 1 e 2 funcionam como um
nico sequenciador de 16 canais. Uma vez que a converso est completa, o
valor do canal selecionado armazenado num registrador (Resut Register)
especfico a esse canal.
A Figura 4.5 apresenta o diagrama de blocos do conversor A/D [15].

50

Figura 4.5: Diagrama de bloco do mdulo do conversor A/D. Extrado do manual (TI
spru060, Figura 1-1).

O conversor A/D pode operar em dois modos de amostragem: sequencial
ou simultneo. No modo sequencial os 16 canais so colocados em cascata e
o A/D converte um canal por vez, comeando pelo ADCINA0 at ADCINB7. No
modo simultneo solicitada a converso de um canal A e um canal B
simultaneamente. O A/D converte o dado do canal A e logo em seguida
converte o dado do canal B. O modo simultneo converte um canal A e um
canal B quase que simultaneamente.
O buffer sample and hold (S/H-A ou S/H-B) amostra o sinal, associado a
um determinado canal de entrada, com o offset (ordem de converso dos
canais) fornecido pelos quatro bits CONVxy dos registradores CHSELSEQx
(com valores de x de 1 a 4). O valor de x e y indica em que registrador de
resultados (Result Register) o dado convertido pelo A/D ser armazenado e o
valor atribudo aos bits CONVxy determina qual canal do A/D armazenar
dados no registrador de resultados xy, por exemplo, se CONV01 = 0x3,
significa que os dados convertidos pelo canal 3 do A/D sero armazenados no
registrador de resultados 1. O registrador ADCMAXCONV determina o nmero
51
mximo de converses por sequncia, por exemplo, se ADCMAXCONV = 0x3 ,
indica que cada sequncia de converses inicia pelo canal do A/D associado
aos bits CONV00 e termina no canal do A/D associado aos bits CONV03 . Os
registradores de controle do A/D (ADCTRLx, com valores de x de 1 a 3)
definem a configurao que o conversor utiliza, e os valores convertidos so
armazenados nos registradores de resultado (ADCRESULTn, com valores de n
de 0 a 15). Aps terminada uma sequncia de converses deve-se reiniciar o
sequenciador para que o A/D continue convertendo dados. O reincio da
sequncia de converses pode ser comandado: pelos gerenciadores de evento
atravs do SOC (start of convertion), por software , ou de modo automtico
atribuindo valor 1 para o bit CONT_RUN do registrador de controle ADCTRL1.
As configuraes e comandos do A/D podem ser realizados por software,
realizando escrita e leitura dos registradores relacionados ao A/D atravs do
mapeamento de registradores realizado atravs do CCStudio
O A/D converte tenses de 0 a 3 V e o valor digital obtido dado por:

.
3
4095
Entrada de Tenso
Digital Valor = (4.2.1)

O conversor A/D de 12 bits e o registrador de resultados (Result
Register) de 16 bits. A tenso convertida pelo A/D armazenado nos 12 bits
mais significativos do registrador de resultado, ento para obter o valor digital
real necessrio realizar um deslocamento de 4 bits no registrador de
resultado antes de qualquer operao.

4.3 Gerenciadores de eventos

O kit do DSP disponibiliza dois gerenciadores de eventos (Event Manager
EV) idnticos, EVA e EVB, que fornecem diversas funes teis em
aplicaes de controle [16]. O PWM fornecido pelos gerenciadores de
eventos. A Fig. 4.6 apresenta um diagrama simplificado da interface realizada
pelos gerenciadores de eventos [16].

52

Figura 4.6: Interface realizada pelos gerenciadores de eventos. Extrado do manual (TI

Os gerenciadores de eventos (Fig. 4.7) atuam como interface para as
entradas e sadas de uso geral (General Purpose IO - GPIO) e para as
interrupes dos perifricos do DSP [16].

53

Figura 4.7: Diagrama de blocos do gerenciador de eventos. Extrado do manual (TI

As sees a seguir sero dedicadas s funes e caractersticas dos
gerenciadores de eventos pertinentes a este projeto, sadas PWM e
interrupes dos perifricos do DSP. Caso seja necessrio, a referncia [16]
fornece outras informaes sobre os gerenciadores de eventos.

Obs.: O mdulo EVB similar ao mdulo EVA
54
4.3.1 Modulador de largura de pulso (PWM)

Um sinal PWM uma sequncia de pulsos com largura varivel. Os
pulsos so gerados com perodos fixos (perodo do PWM), de modo que haja
um pulso a cada perodo. A largura de pulso determinada, ou modulada, de
acordo com uma seqncia de valores desejados, o sinal de modulao. O
sinal de modulao determina a durao do pulso no decorrer de cada perodo
do PWM.
Cada gerenciador de eventos disponibiliza oito sadas PWM por
intermdio de duas unidades de comparao distintas: fullcompare e GP-timer
compare [16]. As unidades fullcompare fornecem trs pares de sadas
independentes (seis sadas) onde cada par fornece duas ondas PWM
complementares, ou seja, enquanto uma sada est em nvel alto, a outra
(sada complementar) est em nvel baixo. Para garantir que uma sada
somente iniciar a transio para nvel alto quando a sada complementar
finalizar a transio para nvel baixo, as unidades fullcompare permitem
programar um intervalo de tempo morto (deadband) entre as transies de
duas sadas complementares. Cada uma das trs unidades fullcompare,
juntamente com o temporizador de uso geral 1 (GP timer 1), no caso do EVA,
ou o temporizador de uso geral 3 (GP timer 3), no caso do EVB, a unidade de
intervalo de tempo morto (deadband unit) e a unidade lgica de sada (output
logic); podem ser usadas para gerar um par de sadas PWM com polaridade e
intervalo de tempo morto programvel em dois pinos de sada do dispositivo. A
unidade GP-timer compare fornece duas sadas independentes,
semelhantemente s unidades fullcompare, mas no permite programao de
intervalo de tempo morto.
Os dois IGBTs (retificador) nunca podem estar ativados simultaneamente,
pois colocariam os capacitores C
1
e C
2
em curto-circuito. Para evitar este
problema ser utilizado, para gerar os sinais PWM, a unidade fullcompare 1;
que permite programao de intervalo de tempo morto. As sadas utilizadas
sero: PWM1 e PWM2.
A Fig. 4.8 apresenta o diagrama de blocos da gerao dos sinais PWM
atravs das unidades fullcompare [16].

55

Figura 4.8: Diagrama de blocos do circuito PWM. Extrado do manual (TI spru065,
Figura 2-1).

Para gerar um sinal PWM necessrio um temporizador (timer) para
implementar um contador (Conter Register - T1CNT) que limite um perodo
igual ao perodo do PWM. Sempre que a contagem finalizada o contador
reiniciado imediatamente. O registrador de comparao (Compare Register -
CMPR1) armazena o valor de modulao do pulso. Este valor
constantemente comparado com o valor do contador. Quando ocorre uma
igualdade entre o valor do registrador de comparao e o valor do contador
ocorre uma transio na sada PWM, do nvel baixo para o nvel alto ou do
nvel alto para o nvel baixo. Quando ocorre uma segunda igualdade ou o
perodo termina, outra transio ocorre, do nvel alto para o nvel baixo ou do
nvel baixo para o nvel alto. Desta forma um pulso de sada gerado com
durao proporcional ao valor do registrador de comparao. Este processo
repetido a cada perodo do temporizador para diferentes valores (de
modulao) do registrador de comparao.
A gerao de PWM com as unidades de comparao e os circuitos
associados so configurados pelos seguintes registradores: TxCON (Timer
Control Register, onde: x = 1, 2, 3 ou 4), COMCONy (Capture Control Register;
onde y = A ou B), ACTRy (Action control register onde: y = A ou B), e
DBTCONy (Dead-Band Timer Control Register, onde: y = A ou B).

56
4.3.2 Interrupes

O TMS320F2812 suporta uma interrupo nonmaskable (nonmaskable
interrupt - NMI) e 16 pedidos priorizados de interrupes maskable (INT1-
INT14, RTOSINT, e DLOGINT) a nvel do processador central [17]. O DSP tem
muitos perifricos e cada um capaz de gerar uma ou vrias interrupes em
resposta a diversos eventos. O processador central no tem capacidade
suficiente para atender todos os pedidos de interrupo a nvel do processador
central, por isso existe um controlador de interrupes dedicado (Peripheral
Interrupt Controller - PIE) para tratar os pedidos de interrupo de vrias fontes
tais como: perifricos e outros dispositivos atravs de pinos externos.
As interrupes so multiplexadas em conjuntos menores. O PIE suporta
96 interrupes individuais que so agrupadas em oito blocos. Cada bloco
associado a um entre 12 ncleos de interrupes (INT1 a INT12). Cada uma
das 96 interrupes implementada por um vetor prprio armazenado em um
bloco dedicado na RAM que pode ser modificado. O processador central, ao
invs de prestar servios de manuteno a interrupes, busca
automaticamente o vetor apropriado. Esta operao necessita de nove ciclos
de clock (do processador central) para ser realizada. Consequentemente,
eventos podem ser interrompidos rapidamente. A prioridade de cada
interrupo controlada por hardware e por software. Cada interrupo
individual pode ser habilitada ou desabilitada atravs do PIE.
A sequncia de operao para todas as interrupes do PIE
apresentada na Fig. 4.9 [17].

57

Figura 4.9: Interrupes multiplexadas atravs do PIE. Extrado do manual (TI

58
CAPTULO 5 PROJETO DOS CIRCUITOS AUXILIARES

O DSP TMS320F2812 no preparado para ser conectado diretamente
ao circuito de potncia. necessrio que o terra analgico e o terra digital do
DSP sejam isolados entre si e isolados do circuito de potncia. Pois os nveis
de corrente em cada um dos trs terras so muito diferentes, por isso se forem
ligados juntos, a corrente de um circuito prejudicar o resultado do outro, alm
da alta corrente no circuito de potncia poder queimar o DSP. Ser necessrio
tambm condicionadores de sinais para ajustar os nveis de tenso dos sinais
de controle.

5.1 Circuitos de interface do conversor A/D

O conversor A/D no apresenta proteo interna e necessita estar isolado
do circuito de potncia para funcionar corretamente, e os sinais provenientes
dos sensores precisam ser condicionados a faixa de tenso do A/D. Por isso
foram projetados circuitos auxiliares para realizar a interface entre o circuito de
potncia e os canais de entrada do conversor A/D.

5.1.1 Circuito de proteo do conversor A/D

Este projeto teve o objetivo de proteger o A/D contra tenses maiores que
+3V ou menores que 0V, pois as entradas do conversor A/D do DSP
TMS320F2812 no tm proteo interna. O diodo D
1
e o resistor R
1
impedem
que tenses maiores que +5 V sejam aplicadas a entrada no-inversora do
amplificador operacional (CA3140) e o diodo D
2
e R
1
impedem que tenses
menores do que -0,7 V (tenso de polarizao direta de D
2
) sejam aplicadas a
entrada no-inversora do CA3140. Os capacitores C
1
e C
2
filtram possveis
oscilaes na tenso de alimentao fornecida pelo DSP (V
dsp
). Foi decidido
alimentar o CA3140 atravs do DSP para impedir que haja tenso na entrada
do A/D enquanto o DSP estiver desligado, pois haveria risco de danificar o
conversor A/D. Para garantir que a tenso na entrada do conversor A/D (V
ad
)
no ultrapasse 3 V, o diodo Zener (D
3
) limita a tenso na entrada do A/D em
2,7 V. O circuito de proteo apresentado na Fig. 5.1.
59
Terra
Analgico
DSP
Terra
Analgico
DSP
Terra
Analgico
DSP
Vprot
+
C1
100uF
C2
0.1uF
Vad
+
U1
CA3140
Vdsp
+5V
2,7V
D3
ZENER
D1
1N4148
D2
1N4148
R2
100
R1
1k
+
C1
100uF
C2
0.1uF
Vad
+
U1
CA3140
Vdsp
+5V
2,7V
D3
ZENER
D1
1N4148
D2
1N4148
R2
100
R1
1k

Figura 5.1: Circuito de proteo da entrada do conversor A/D.

O terra indicado terra analgico do DSP, que utilizado como referncia
para as converses realizadas pelo A/D. A corrente no terra analgico deve ser
muito pequena para que as quedas de tenso nas conexes e na fiao do
circuito do conversor A/D sejam minimizadas, garantindo assim, que o A/D
funcione com preciso.
Todos os canais do A/D, utilizados neste projeto, so protegidos por um
circuito como o da Fig. 5.1.

5.1.2 Teste do circuito de proteo do conversor A/D

O teste do circuito de proteo do conversor A/D consiste em aplicar na
entrada (V
prot
) do circuito da Fig. 5.1 um sinal triangular (Fig. 5.2.a) que tenha
amplitude positiva (6 V) e freqncia (1kHz) bem maior que os sinais que sero
lidos pelo A/D. Alm disso o sinal de entrada apresenta tenso negativa. Neste
projeto sero aplicados, aos canais do conversor A/D, sinais entre 0 e 2 V e
frequncia de 60 Hz.
Este circuito reduz a faixa linear do sinal de entrada do A/D. A Fig. 5.2.a
apresenta o sinal de entrada (V
prot
) e a Fig. 5.2.b apresenta o sinal de sada
(V
ad
).

60

(a)

(b)
Figura 5.2: Teste do circuito de proteo do A/D; (a) Sinal de entrada (V
prot
), (b) Sinal
de sada (V
ad
).

O circuito de proteo do A/D funcionou como esperado, bloqueou sinais
maiores que 2,5 V e sinais negativos. Alm disso, o circuito mostrou-se bem
linear na faixa de 0 a 2 V como se observa na Fig. 5.2.b.
61
5.1.3 Sensor de corrente e condicionador de sinais para a corrente
de entrada

O sensor de corrente utilizado o LA 25-NP que apresenta isolamento
galvnico e converte o sinal de corrente para tenso com ganho de 167 mV/A.
O isolamento galvnico garante o acoplamento de dois circuitos sem que haja
transferncia de eltrons de um para o outro. O sensor alimentado por uma
fonte isolada (V
iso
) de 15 V simtrico.
A faixa prevista para a corrente de entrada no retificador de 3,6 A a
3,6 A e a faixa de tenso correspondente fornecida pelo sensor de -600 mV a
600 mV. Portanto necessrio projetar um condicionador de sinais que
converta a faixa de tenso fornecida pelo sensor para 0 a 2 V. O circuito
apresentado na Fig. 5.3, soma ao sinal de sada do sensor de corrente a
tenso V
1
(1 V). A tenso de 1 V fornecida por uma fonte de preciso
disponvel no laboratrio que fornece no mximo 1,1 V. A faixa do sinal V
sensor

ajustada de modo compatvel com a entrada do conversor A/D (0 a 2 V).
Terra
Analgico
DSP
Circuito de
proteo do A/D
Vsensor
Sensor de
corrente
Vad
Vprot
Viso
-15V
Viso
+15V
is
V1
+1V
+
U2
TL084
R1
1k
R2
1k
R3
1k
R4
1k
U1
LA25-NP
Vad
Vprot
Viso
-15V
Viso
+15V
is
V1
+1V
+
U2
TL084
R1
1k
R2
1k
R3
1k
R4
1k
U1
LA25-NP

Figura 5.3: Condicionador de sinais para a corrente de entrada.

5.1.4 Teste do condicionador de sinais para a corrente de entrada

O teste foi realizado aplicando-se na entrada do circuito condicionador de
sinais da corrente uma tenso senoidal com amplitude de 600 mV e nvel DC
62
nulo. A sada apresentou uma senide sem defasagem em relao a entrada,
com nvel DC de 1 V e amplitude de 1 V, que a faixa de sinais digitais do DSP
(0 V a 2 V). A Fig. 5.4 apresenta o resultado do teste realizado no circuito
condicionador de sinais para a corrente de entrada.

Figura 5.4: Resultado do teste realizado no circuito condicionador de sinais para a
corrente de entrada.

5.1.5 Circuito para deteco do cruzamento por zero da tenso de
entrada

A referncia senoidal para i
s ref
foi gerada por software (DSP) e o
sincronismo com a rede eltrica foi obtido detectando-se o cruzamento da
tenso de entrada (v
s
) por zero. Um transformador foi utilizado para reduzir a
tenso v
s
medida e isolar o DSP da rede eltrica. O circuito integrado utilizado
na Fig. 5.3 disponibiliza quatro amplificadores operacionais, mas somente um
foi usado. Por isso, apesar do TL084 ser um amplificador operacional este foi
usado como comparador. Enquanto v
s
for positiva, a sada do TL084 + 15 V e
enquanto v
s
for negativa a sada 15 V. Um diodo e um divisor de tenso
foram utilizados para adequar a sada do circuito para a faixa de sinais digitais
do DSP (0 a 2 V). A Fig. 5.5 apresenta o circuito usado para detectar o
cruzamento por zero da tenso v
s
.
CH2 - V
prot

CH1 - V
sensor

63
Terra
Analgigo
DSP
Vprot
Circuito de
proteo do A/D
Potncia
vs
127/12 V
Vad
Viso
-15V
Viso
+15V
D1
1N4148
T1
+
TL084
U1
R2
10k
R1
56k
Vad
Viso
-15V
Viso
+15V
D1
1N4148
T1
+
TL084
U1
R2
10k
R1
56k

Figura 5.5: Detector do cruzamento por zero da tenso de entrada.

5.1.6 Teste do circuito para detectar o cruzamento por zero da
tenso de entrada

O teste foi realizado aplicando-se um sinal senoidal na entrada do circuito
apresentado na Fig. 5.5. A sada apresentou uma onda retangular com bordas
coincidentes com o zero do sinal senoidal. A Fig. 5.6 apresenta o resultado do
teste.

Figura 5.6: Resultado do teste realizado no circuito para detectar o cruzamento por
zero da tenso de alimentao v
s
.
CH2 V
prot
CH1 v
s

64
O atraso gerado pelo transformador no prejudicou o controle, e caso
fosse necessrio, a fase da corrente de referncia pode ser alterada facilmente
por software. O circuito funcionou como esperado.

5.1.7 Condicionador de sinais para a tenso de sada

A faixa prevista para a tenso de sada de 0 a 100 V. Foi utilizado um
divisor de tenso para adequar esta faixa para 0 a 2 V e o amplificador de
isolao ISO124 para isolar o DSP do circuito de potncia. O terra de potncia
deve ser isolado do terra analgico do DSP, pois o nvel de corrente presente
no circuito de potncia muito maior do que no circuito do conversor A/D, por
isso, haveria risco de prejudicar o funcionamento do A/D e danificar o DSP. A
Fig. 5.7 apresenta o condicionador de sinais para a tenso de sada com
isolao.

Retificador
Sistema de
Potncia
Terra
Analgico
DSP
Circuito de
proteo do A/D
vo
Vad Vprot
Viso
-15V
Viso
+15V
Viso
+15V
Viso
-15V
ISO124
+Vs1
-Vs1
Vout
GND2
+Vs2
-Vs2
Vin
GND1
U1
R3
100k
R2
1k
R1
1k
vo
Vad Vprot
Viso
-15V
Viso
+15V
Viso
+15V
Viso
-15V
ISO124
+Vs1
-Vs1
Vout
GND2
+Vs2
-Vs2
Vin
GND1
U1
R3
100k
R2
1k
R1
1k

Figura 5.7: Condicionador de sinais para a tenso de sada.

5.1.8 Teste do condicionador de sinais para a tenso de sada

O teste foi realizado aplicando-se na entrada do circuito da Fig. 5.7 uma
onda retangular com amplitude maior de 15 V e amplitude menor de 7,5 V
como mostra a Fig. 5.8.a.

65

(a)

(b)
Figura 5.8: Resultado do teste realizado no circuito condicionador de sinais para medir
a tenso de sada.

A sada reproduziu o sinal de entrada com atenuao de 50 vezes e no
apresentou atraso (Fig. 5.8). O circuito funcionou corretamente.

66
5.2 Circuito driver dos IGBTs

As sadas PWM do DSP fornecem nveis de tenso e corrente
inadequados para acionar os drivers de potncia dos IGBTs. Alm disso, o
terra digital do DSP e o circuito de potncia precisam estar isolados devido
fragilidade dos circuitos do DSP. Por isso foi projetado um circuito capaz de
isolar as sadas PWM do circuito de potncia e adequar os nveis de tenso e
corrente para acionar os IGBTs.
O circuito driver foi divido em duas partes para facilitar a explicao: o
circuito de isolao e o circuito de acionamento.

5.2.1 Circuito de isolao das sadas PWM

Este circuito tem o objetivo de proteger a sada PWM do DSP
TMS320F2812. O comparador CA339 apresenta alta impedncia de entrada,
por isso drena pouca corrente da sada PWM. O divisor de tenso composto
por R
1
e R
2
determina a tenso de referncia (V
r
= 1,22 V) do comparador .
A sada do CA339 do tipo coletor aberto e as tenses fornecida pelas
sadas PWM (V
pwm
) esto na faixa de 0 a +2,5V. Se V
pwm
= 0 V (V
pwm
< V
r
), o
transistor de sada do CA339 satura e a tenso aplicada na entrada do
acoplador ptico 0 V. E se V
pwm
= 2,5 V (V
pwm
> V
r
), o transistor de sada do
CA339 corta e o resistor de pull-up (R
3
) fica em srie com a entrada do
acoplador ptico.
O acoplador ptico HCPL2630 isola as sadas PWM do circuito de
potncia. O HCPL2630 foi escolhido por apresenta velocidade de resposta
suficiente para a frequncia de chaveamento deste projeto (10 kHz). Este
acoplador ptico no fornece tenso de sada suficiente para acionar o circuito
de potncia, alm de inverter o sinal gerado pelo DSP. Por isso condicionar o
nvel de tenso na sada do acoplador ptico, foi projetado o circuito
apresentado na Fig. 5.9. Este circuito tem por finalidade elevar a faixa de
tenso dos pulsos PWM de 0 a 5 V para 0 a 15 V e inverter novamente o sinal.

67
DSP
Terra
Digital
DSP
Terra
Digital
DSP
Sistema de
Potncia
Vaux2
+5V
IR2110
Vir
Q1
2N2222
C3
27pF
Vpot
+15V
Vaux1
+12V
Vpwm
Vcc
C1
0.1uF
2630
OPT1
HCPL
C2
0.1uF
Vdsp
+5V
+
U1
CA339
R6
1k
R5
1k
R4
1k
R1
56k
R2
18k
R3
1k
Vaux2
+5V
IR2110
Vir
Q1
2N2222
C3
27pF
Vpot
+15V
Vaux1
+12V
Vpwm
Vcc
C1
0.1uF
2630
OPT1
HCPL
C2
0.1uF
Vdsp
+5V
+
U1
CA339
R6
1k
R5
1k
R4
1k
R1
56k
R2
18k
R3
1k

Figura 5.9: Circuito de isolao das sadas PWM.

5.2.2 Resultados experimentais do circuito de isolao das sadas
PWM

Este teste foi realizado para mostrar que o circuito de isolao atende as
especificaes do projeto. O DSP foi configurado para gerar duas ondas
moduladas por largura de pulso (PWM1 e PWM2) com frequncia de 10 kHz e
duty cycle de 50%.
A Fig. 5.10.a apresenta a sada PWM1 (CH2), gerada pelo DSP, aplicada
a entrada do circuito de isolao (V
pwm
) e a onda gerada (CH1) na sada do
circuito de isolao (V
ir2110
). Pode-se observar que o atraso desprezvel e que
a onda de sada apresenta amplitude de 15 V.
A Fig. 5.10.b apresenta as ondas geradas pelas sadas PWM1 e PWM2
simultaneamente. O intervalo de tempo morto de aproximadamente 1,25 s e
serve para garantir que uma chave seja acionada somente quando a outra
estiver completamente desativada. O tempo de subida aproximadamente
400 ns e o tempo de descida aproximadamente 100 ns.

p/ Fig. 5.12
68

(a)

(b)
Figura 5.10: Resultado do teste realizado com os circuitos auxiliares das sadas PWM;
(a) Atraso propagado pelo circuito de isolao (b) Intervalo de tempo morto
(deadband) entre as duas sadas PWM.

Conclui-se que o circuito de isolao das sadas PWM atende as
especificaes do projeto
CH1
CH2
CH1 PWM1
CH2 - PWM2
69
5.2.3 Circuito de acionamento dos IGBTs

O IGBT S
2
apresentado na Fig. 2.1 est com o terminal emissor flutuante,
isto , o emissor no est conectado ao terminal de referncia (comum) do
circuito. Por isso necessrio desenvolver um circuito de acionamento para
este IGBT, uma vez que deve-se aplicar cerca de 15 V entre os terminais de
gate e emissor para que o IGBT seja acionado.
Uma soluo para acionar S
2
utilizar o circuito apresentado na Fig. 5.11
[6], em que o princpio de funcionamento denomina-se charge pump. O
terminal controle utilizado para ativar ou desativar o circuito. O capacitor C
1

carregado atravs da resistncia R
L
enquanto o optoacoplador estiver
cortado, e quando o terminal controle for acionado (optoacoplador acionado),
a tenso presente do capacitor C
1
(15 V) ser aplicada aos terminais de gate e
emissor do IGBT. importante que o IGBT seja frequentemente desativado
durante um intervalo de tempo suficiente para que C
1
seja carregado
completamente pela fonte V
2
(15 V), caso contrrio o capacitor descarregar e
o IGBT no poder ser acionado.
Quando o terminal controle acionado, a tenso V
1
(400 V) aplicada
aos terminais de R
L
. Para proteger a fonte V
2
desta alta tenso (400 V),
necessrio utilizar o diodo D
1
, que deve ser dimensionado para suportar uma
tenso reversa superior a 400 V e ser rpido o suficiente para se recuperar da
polarizao reversa para proporcionar a recarga do capacitor C
1
.
A resistncia R tem a funo de realizar a descarga do capacitor parasita
do IGBT.
70

Figura 5.11: Possvel tcnica de acionamento de chaves flutuantes.

Para realizar esta tarefa foi escolhido o circuito integrado (CI) IR2110, que
permite acionar as chaves S
1
e S
2
utilizando somente um CI.

5.2.3.1 Circuito integrado IR2110

O IR2110 disponibiliza duas estradas independentes, HIN que controla a
sada HO e LIN que controla a sada LO. O terminal SD destinado proteo
do circuito. Se for aplicado um nvel alto a este terminal, as sadas LO e HO
ignoram os pulsos aplicados as entrada HIN e LIN.
As duas sadas podem ser usadas para acionar dispositivos com o
mesmo referencial ou utilizar o circuito de charge pump para acionar uma
chave com o terminal emissor flutuante.
Neste trabalho S
1
est com o emissor conectado a referencia do circuito e
S
2
est com o emissor flutuante. A chave S
2
ser acionada atravs da sada
HO utilizando o circuito de charge pump e a chave S
1
ser acionada atravs da
sada LO. Os componentes R
10
, D
3
, R
11
e D
4
tm a funo de reduzir o turn-off
e aumentar o turn-on dos IGBTs, criando uma espcie de tempo morto
adicional (segurana).
O diodo D
5
e o capacitor C
7
(Fig. 5.12) tm a mesma funo do diodo D
1
e
do capacitor C
1
apresentados na Fig. 5.11.
71
O diodo D
5
escolhido foi o 60EPF, que suporta alta tenso reversa e do
tipo fast recovery.
A Fig. 5.12 apresenta o circuito de acionamento das chaves utilizado
neste trabalho [6].
Sistema de
Potncia
Vdr2 Vdr1
L1
4,5mH
+
-
60Hz
vs
20V
S2
IRG4BC20KD
S1
IRG4BC20KD D1
D2
C2
990uF
C1
990uF
D3
1N914
D4
1N914
D5
C7
1uF
Vpot
+15V
C6
10uF
IR2110
LO
COM
VCC
VS
VE
HO
VDD
HIN
SD
LIN
VSS
U1
R
186
R10
10R
R11
10R
R9
10k
R8
10k
R7
10k
Vdr2 Vdr1
L1
4,5mH
+
-
60Hz
vs
20V
S2
IRG4BC20KD
S1
IRG4BC20KD D1
D2
C2
990uF
C1
990uF
D3
1N914
D4
1N914
D5
C7
1uF
Vpot
+15V
C6
10uF
IR2110
LO
COM
VCC
VS
VE
HO
VDD
HIN
SD
LIN
VSS
U1
R
186
R10
10R
R11
10R
R9
10k
R8
10k
R7
10k

Figura 5.12: Circuito de acionamento completo para as chaves.

Como o retificador e o circuito apresentado na Fig. 5.12 foram soldados
na mesma placa [6], a realizao dos testes tornou-se complicada com o
controle das chaves desativado. Por isso a verificao do funcionamento do
circuito foi realizada utilizando os testes realizados no projeto de graduao [6].
No projeto de graduao [6] foram realizados dois testes com o CI
IR2110. No primeiro teste, foi aplicada em cada entrada do IR2110 (terminais
LIN e HIN), uma onda quadrada (0 V a 15 V) com frequncia de 60 kHz, que
maior que a frequncia de chaveamento utilizada neste projeto (10 kHz). Esta
frequncia garantiu que o circuito mostrado na Fig. 5.12 no tivesse problemas
com atraso e que os pulsos aplicados s entradas so transmitidos as chaves
S1 e S2 com eficincia.
No segundo teste foi verificado o acionamento do canal flutuante, em
relao ao potencial de referncia do circuito. Verificou-se tambm a
importncia do capacitor C
7
e do diodo D
5
.
Os testes mostraram que o circuito da Fig. 5.12 satisfaz as condies de
acionamento.
Vir_H Vir_L
72
CAPTULO 6 CONTROLE DO RETIFICADOR UTILIZANDO O
PROCESSADOR DIGITAL DE SINAIS

Nas Sees 3.3 e 3.5, os controladores foram projetados em tempo
contnuo e para faixa de valores em escala diferente do DSP. Por isso, para
desenvolver o software de controle do processador digital de sinais, ser
necessrio ajustar os parmetros dos controladores de corrente e tenso. Este
captulo dedica-se a descrever os ajustes dos controladores e apresentar o
software de controle do DSP.
A Fig. 6.1 apresenta o diagrama de blocos do sistema de controle do
retificador utilizando o DSP.

Figura 6.1: Diagrama de blocos do sistema de controle utilizando o DSP.
Placa do DSP
Conversor A/D
DSP
PWM
Sensor de corrente
(Corrente de entrada)
Atenuador
Amplificador de
isolao
(Tenso de sada)
Transformador
(Tenso de entrada)
Condicionador
de Sinais
Comparador

Retificador
Boost

Canal
A00
Canal
A02
Canal
A04
PWM1 PWM2
Condicionador
de Sinais
Circuito
de
Proteo

Circuito
de
Proteo

Circuito
de
Proteo

Circuito
de
Isolao

Circuito
de
Isolao

Circuito de
acionamento
do IGBT S
2

Porta
Microcomputador
Circuito de
acionamento
do IGBT S
1

73
6.1 Implementao dos controladores para o Processador Digital
de Sinais

Os controladores foram projetados em tempo contnuo e considerando os
valores reais das grandezas envolvidas. Para realizar o controle utilizando o
processador digital de sinais necessrio considerar o intervalo de
amostragem e a escala em que cada grandeza tratada.
O conversor A/D de 12 bits, portanto os valores convertidos so
fornecidos ao DSP na faixa de 0 a 4095 (0 a 3 V). Mas o circuito de proteo
do A/D apresenta boa linearidade entre 0 e 2 V, por isso necessrio reduzir a
faixa de valores digitais para 0 a 2730.
O A/D realiza, dentro da faixa linear (0 a 2730), converses da corrente
de entrada na faixa de -3,6 A 3,6 A (canal 02) e da tenso de sada na faixa
de 0 V a 100 V (canal 04). O canal 00 do conversor A/D utilizado para medir
uma onda retangular (0 a 2 V) que marca o cruzamento por zero de da tenso
de entrada (v
s
). A amplitude de 2 V (2730 em valo digital) indica o semi-ciclo
positivo de v
s
e a amplitude 0 V (0 em valor digital) indica o semi-ciclo negativo
de v
s
. A senide de referncia usada para controlar i
s
fornecida pela funo
sin() disponvel no Code Composer Studio atravs da biblioteca math.
A faixa de valores para o duty cycle (D) do PWM considerada no cap. 3
de 0 a 1 (0% a 100%), e a faixa de valores digitais para o DSP, na frequncia
de 10 kHz, entre 0 e 14992 (0% a 100%).
O controlador da corrente proporcional, ento basta converter a escala
de K
i
. A faixa de valores da corrente aumentou em aproximadamente 379
vezes (de -3,6 a +3,6 para -1365 a +1365) e a faixa de valores do duty cycle
aumentou em 14992 vezes (de 0 a 1 para 0 a 14992). Multiplicando ambos os
lados da eq. (3.6) por 379 e 14992, obtm-se:

i i
K e D = 14992 379 14992 379

379
14992
_
=
i h i h
K e D

74
h i h i h
K e D
_ _
=
(6.1.1)

593 15
379
14992
379
14992
_
= =
i h i
K K

Onde:

D
h
o duty cycle ajustado a escala do DSP
e
i_h
o erro de corrente ajustado a escala do DSP
K
i_h
ganho de corrente ajustado a escala do DSP

O ganho de corrente (K
i_h
) teve que ser reajustado experimentalmente,
pois o controle realizado em tempo discreto, o que pode gerar instabilidade
se o ganho for muito alto. Alm disso, o sistema apresenta limitaes fsicas
que no foram consideradas na simulao.
O valor do ganho de corrente (K
i_h
) que forneceu melhor desempenho
para o controle foi:

50
_
=
h i
K
(6.1.2)

O controlador da tenso proporcional-integral, portanto importante
considerar o intervalo de amostragem (h). Para evitar grandes oscilaes na
amplitude da corrente de referncia, o controle ser aplicado a tenso mdia
de sada (V
o
). A tenso mdia atualizada a cada perodo de v
s
(60 Hz). Ento
o intervalo de amostragem para V
o
de 16,7 ms.
Aplicando a transformada de Laplace inversa na eq. (3.5.2) obtm-se o
controlado PI no domnio do tempo:

( ). 1 ) (
+ = dt a K t G
v v
(6.1.3)

A amplitude da corrente de referncia (I
ref
) no domnio do tempo :

75
. ) ( ) ( ) ( t e t G t I
v v ref
= (6.1.4)
Substituindo a eq. (6.1.3) na eq. (6.1.4):

( ). ) ( ) ( ) (
+ = dt t e a t e K t I
v v v ref
(6.1.5)

Escrevendo a eq. (6.1.5) no tempo discreto, obtm-se:

( ) , ) ( ) ( ) ( kh Integral a kh e K kh I
v v ref
+ = (6.1.6)

onde a integral calculada de modo recursivo:

. ] ) 1 [( ) ( h e h k Integral kh Integral
v
+ =

Apesar do CCStudio disponibilizar variveis do tipo ponto flutuante,
prefere-se usar ponto fixo para poupar tempo de processamento. As variveis
que acumulam valores ou que so utilizadas em operaes de multiplicao
so declaradas como inteiros de 32 bits, para proporcionar uma faixa de
valores mais ampla, compreendidos entre -2.147.483.648 e 2.147.483.647. J
as variveis de valores fixos so definidas como inteiros de 16 bits (faixa de
valores entre -32.768 e 32.767).
O valor de h, em ponto flutuante, 16,7 ms. Para no haver perda de
preciso, o valor utilizado para o intervalo de amostragem (h), em ponto fixo,
foi:

167 = h

Isto significa que o valor da integral no tempo discreto ser 10
4
vezes
maior do que o valor real. necessrio dividir a integral por 10
4
para no
alterar o valor real de I
ref
.
O valor de K
v
, em ponto flutuante, pode ser aproximado para 3x10
-5
. O
valor utilizado para o ganho de tenso, em ponto fixo (K
v_f
), foi:

3
_
=
f v
K

76

Isto significa que o valor de I
ref
ser 10
5
vezes maior do que o valor real.
necessrio dividir I
ref
por 10
5
. A eq. (6.1.6) implementada em ponto fixo
apresentada na eq. (6.1.7).

( ) ) ( ) ( 10
10
) (
4
9
_
kh Integral a kh e
K
kh I
v
f v
ref
+ =
(6.1.7)

O valor de a calculado no cap. 3 pode ser aproximado para 11. Desse
modo, o valor de a, em ponto fixo, foi mantido o mesmo:

11 = a

A faixa de valores para a corrente de entrada est entre -3,6 A e 3,6 A e a
faixa de valores digitais para Iref est entre -1365 e 1365. Isso significa que a
eq. (6.1.7) deve ser multiplicada por 379.

( ) ) ( ) ( 10
10
379
) (
4
9
_
kh Integral a kh e
K
kh I
v
f v
ref
+
=
(6.1.8)

Assim, o ganho de tenso ajustado a escala do DSP (K
v_h
) seria:

9
_
_
10
379
f v
h v
K
K

=
(6.1.9)

9 9
_
10
1365
10
3 379
=
=
h v
K
(6.1.10)

Para evitar problemas com overflow e underflow, a eq. (6.1.10) foi
aproximada para:

6
_
10
1
=
h v
K
(6.1.11)

77
Para poupar tempo de processamento, divises so realizadas por
deslocamento de bits. Portanto, a corrente de referncia reescrita da seguinte
forma:

( ) ) ( ) ( 10
2
) (
4
20
_
kh Integral a kh e
K
kh I
v
h v
ref
+ =
(6.1.12)

e o valor do ganho de tenso :

1
_
=
h v
K

Para melhorar o desempenho do controle, o valor de a e o ganho de I
ref

foram ajustados experimentalmente. Assim o controle da tenso tornou-se mais
lento e a faixa de estabilidade do controle da corrente aumentou.

630 =
h
a

( ) ) ( ) ( 10
2
) (
4
21
_
kh Integral a kh e
K
kh I
h v
h v
ref
+ =
(6.1.13)

6.2 Software de controle

Para executar o software de controle atravs do CCStudio, necessrio
criar um novo projeto. O projeto organizado em diretrios destinados a cada
tipo de arquivo. O software desenvolvido neste trabalho (cdigo fonte) utiliza
funes que so definidas em arquivos fornecidos pela Texas Instruments (TI).
Estas funes inicializam os perifricos que compem o kit do DSP. Alm
disso, variveis so declaradas e parmetros so definidos para que o kit
funcione corretamente. Estes arquivos so fornecidos pelo TI [14] e esto no
formato <.c> (cdigo escrito em C sorce code) e <.asm> (cdigo escrito em
Assembly).
Para acessar os registradores do DSP utilizando linguagem C,
necessrio mapear os registradores atravs de estruturas (Seo 4.1.1). Os
78
arquivos que declaram estas estruturas esto no formato <.h> (Arquivos de
leitura escrito em C header file) e tambm so fornecidos pela TI [14].
Cada uma dessas estruturas em C atribuda a uma seo de dados. Os
arquivos no formato <.cmd> (linker) so usados para mapear cada uma das
sees diretamente aos registradores mapeados na memria atravs das
estruturas (Seo 4.1.1). Estes arquivos tambm so fornecidos pela TI [14].
A Tabela 6.1 apresenta a relao dos arquivos que compem o projeto
criado no CCStudio.

Tabela 6.1: Relao de Arquivos que compem o projeto.
Sorce Code Header File
Controle_Retificador_Boost.c DSP281x_Ev.h
DSP281x_Adc.c DSP281x_Examples.h
DSP281x_DefaultIsr.c DSP281x_GlobalPrototypes.h
DSP281x_GlobalVariableDefs.c DSP281x_Gpio.h
DSP281x_PieCtrl.c DSP281x_Mcbsp.h
DSP281x_PieVect.c DSP281x_PieCtrl.h
DSP281x_SysCtrl.c DSP281x_PieVect.h
DSP281x_Sci.h
Assembly DSP281x_Spi.h
DSP281x_CodeStartBranch.asm DSP281x_SWPrioritizedIsrLevels.h
DSP281x_usDelay.asm DSP281x_SysCtrl.h
DSP281x_Xintf.h
Linker DSP281x_XIntrupt.h
DSP281x_Headers_nonBIOS.cmd math.h
F2812_EzDSP_RAM_lnk.cmd DSP281x_Adc.h
DSP281x_CpuTimers.h
DSP281x_DefaultIsr.h
DSP281x_DevEmu.h
DSP281x_Device.h
DSP281x_ECan.h

O cdigo fonte (Controle_Retificador_Boost.c) apresentado no
apndice D e dividido basicamente em 6 rotinas: configuracao_ad,
configuracao_pwm, adc_isr, eva_timer1_isr, eva_timer2_isr e main.
A funo configuracao_ad configura o A/D para converter trs canais
(A00, A02, A04), funcionar no modo sequencial e no modo cascata, e permitir
79
interrupes peridicas. A escolha dos canais, de modo no sequencial, foi no
intuito de reduzir o rudo entre eles.
A funo configuracao_pwm configura o gerenciador de eventos para
disponibilizar duas sadas PWM complementares (PWM1 e PWM 2) com
intervalo de tempo morto (deadband) de 1,25 s, com freqncia de 10 kHz e
com interrupes peridicas para os temporizadores 1 e 2. O A/D reiniciado
no perodo de interrupo do temporizador 1.
As interrupes pertinentes ao conversor A/D so remapeadas para a
rotina de interrupo adc_isr, que responsvel por reconhecer a interrupo
para o controlador de interrupes (PIE).
A rotina de interrupo eva_timer1_isr, alm de remapear as
interrupes pertinentes ao temporizador 1 do gerenciador de eventos A,
executa o trecho de cdigo que realiza os clculos fundamentais para controlar
o retificador. A rotina eva_timer1_isr mostrada na tabela 6.2:

Tabela 6.2: Rotina de interrupo eva_timer1_isr.

interrupt void eva_timer1_isr(void)
{

// EvaTimer1InterruptCount++;

/* Valores digitais da corrente de entrada e da tenso
de sada filtrados */
is = (A02 >> 6);
Vo = (A04 >> 6);

//Controle PI utilizando a tenso mdia de sada
if (z == 0)
{
Vo_M = Vo_s/u;
ev = (V_ref - Vo_M);
integ_v = integ_v + ev*h_60;
I_ref = ((kv*(10000*ev + a*integ_v))>>21);
Vo_s = 0;
}

//Limitador para a corrente de referncia
If (I_ref > 1600) I_ref = 1600;
If (I_ref < 0) I_ref = 0;

is_ref = (I_ref)*(sin(w*t));
ei = is_ref - (is - 1400);

D = - (ki*ei) + 7496;

// Limitador para o duty cycle do PWM
if (D > Ls_D)
80
{
D = Ls_D;
}

if (D < Li_D)
{
D = Li_D;
}

EvaRegs.CMPR1 = D; // Registrador de comparao do temporizador 1

A02 = 0;
A04 = 0;
y = 0;

Vo_s = Vo_s + Vo;
z++;

EvaRegs.EVAIMRA.bit.T1PINT = 1;

EvaRegs.EVAIFRA.all = BIT7;

PieCtrlRegs.PIEACK.all = PIEACK_GROUP2;
}

Nesta rotina so obtidos os valores digitais de is e Vo filtrados. A
tenso de sada (Vo) acumulada em Vo_s durante um perodo de
aproximadamente 16,7 ms (60 Hz) e posteriormente obtida a tenso mdia
de sada (Vo_M), dividindo Vo_s pelo nmero de valores acumulados (u). A
tenso de referncia (V_ref) subtrada da tenso mdia (Vo_M) para obter
o erro de tenso (ev). A amplitude da corrente de referncia (I_ref)
calculada aplicando a eq. (6.1.3) e a corrente de referncia (is_ref)
calculada pelo produto de Is_ref pela funo seno (sin()). A funo seno
sincronizada com a rede eltrica atravs da varivel t, que tratada na rotina
de interrupo do temporizador 2 (Tabela 6.3). A varivel t incrementada de
uma unidade a cada perodo do PWM e reiniciada sempre que a tenso de
entrada cruza o valor zero no sentido positivo. O erro de corrente (ei)
calculado subtraindo is_ref de is e o duty cycle do PWM (D) obtido
aplicando-se a eq. (6.1.1).
Ao se utilizar a tenso mdia de sada para calcular I_ref melhorou-se o
desempenho do controle, pois o valor de I_ref atualizado somente uma vez
a cada 16,7 ms, quando z for igual a zero. A varivel z tratada na rotina de
interrupo do temporizador 2 (Tabela 6.3).
81
A rotina de interrupo eva_timer2_isr, tem a funo de remapear as
interrupes pertinentes ao temporizador 2 do gerenciador de eventos A. Alm
disso, implementado o filtro digital, necessrio para melhorar a preciso dos
valores convertido no A/D (Tabela 6.3). Foram acumuladas 64 converses, nas
varveis A02 (canal 02) e A04 (canal 04), e em seguida (na rotina
eva_timer1_isr) foram calculadas as mdias (is e Vo). A varivel A02
acumula os valores convertidos do sensor de corrente (corrente de entrada do
retificador) e a varivel A04 acumula os valores convertido do amplificador de
isolao (tenso de sada do retificador). A diviso por 64 feita deslocando-se
6 bits direita do resultado, que corresponde 2
6
(=64) [9]. No necessrio
calcular mdia para os valores convertidos no canal 00, pois este canal
utilizado somente para marcar o cruzamento por zero da tenso de entrada. O
registrador de resultados ADCRESULT0, deslocado 4 bits para a direita,
recebe valor 0 (0 V) quando v
s
est no semi-ciclo negativo e valor 2730 (2 V)
quando v
s
est no semi-ciclo positivo. A cada execuo da rotina
eva_timer2_isr a varivel x e o valor contido no ADCRESULT0 so
testados de modo a verificar quando v
s
cruza o zero no sentido positivo, para
que atravs da varivel t, a funo sin() fique sincronizada com a rede eltrica.

Tabela 6.3: Rotina de interrupo eva_timer2_isr.

{
//EvaTimer2InterruptCount++;

/* Filtro digital. Realiza a mdia de 64 converses do A/D para
cada canal*/
if (y<64)
{
A02 = (AdcRegs.ADCRESULT1 >>4) + A02;
y++;

/*Identifica o instante em que vs cruza o zero e
crescente*/
if(y==63)
{
if(((AdcRegs.ADCRESULT0 >>4) > 1300) && (x == 1))
{
x = 0;
t=0;
u = z;
z = 0;
}
82

if(((AdcRegs.ADCRESULT0 >>4) < 1300) && (x == 0))
{
x=1;
}
t++;
}
}

/*Reinicia a sequncia de converses do A/D para a prxima
sequncia*/

AdcRegs.ADCTRL2.bit.RST_SEQ1 = 1;
AdcRegs.ADCST.bit.INT_SEQ1_CLR = 1;

EvaRegs.EVAIMRB.bit.T2PINT = 1;

EvaRegs.EVAIFRB.all = BIT0;

}

A funo principal (main), utilizada para declarar e inicializar as
variveis globais e executar as funes de inicializao dos perifricos, as
funes de configurao e as rotinas de interrupo. A funo main
responsvel por manter o programa executando indefinidamente at que o
programador interrompa a execuo.

83
CAPTULO 7 RESULTADOS EXPERIMENTAIS

O Apndice B apresenta o circuito completo, que composto pelo kit do
DSP, o retificador, e os circuitos auxiliares descritos no Cap. 5. Este diagrama
eltrico apresenta o circuito completo do prottipo montado em bancada, com o
qual foi possvel a realizao de experimentos para validar os conceitos e
propostas ditas neste trabalho.
Para efeito de comparao, foi montado um prottipo, cuja fotografia pode
ser vista na Fig. 7.1.

Figura. 7.1: Prottipo experimental do conversor Boost com controle do fator de
potncia utilizando o DSP TMS320F2812.

7.1 Resultados experimentais com o controle desativado

Para que o controle do sistema seja estvel e apresente bons resultados,
verificou-se a necessidade de aumentar o valor da indutncia de entrada. Foi
adicionada entrada do retificador, em srie com o indutor que havia no
circuito, uma indutncia (L
n
) de 11 mH com resistncia interna (r
n
) de 2,5 . Os
novos valores de L e r so obtidos calculando a indutncia e a resistncia
equivalente entre o novo indutor e o indutor anterior. A indutncia anterior (L
a
)
tem valor de 4,5 mH e apresenta resistncia interna (r
a
) de 5,7 m.
84
mH m m L L L
n a
5 , 15 11 5 , 4 = + = + =

+ = + = 6 , 2 5 , 2 57m r r r
n a

Devido alterao no valor da indutncia de entrada, foi necessrio obter
novos resultados experimentais para o retificador (Fig. 7.2) com controle
desativado (IGBTs cortados). O reostato R
e
foi ajustado para que a resistncia
de carga fosse 235 .
A Fig. 7.3 apresenta os resultados experimentais para o circuito
apresentado na Fig. 7.2 com o controle desativado. Isto torna o circuito apenas
um retificador a diodos. Pode ser verificado que a corrente de entrada (i
s
) est
distorcida e fora de fase em relao onda de tenso de entrada (v
s
).

Figura 7.2: Nova configurao do retificador.

Os parmetros do circuito apresentado na Fig. 7.2 encontram-se na
Tabela 7.1.

Tabela 7.1: Parmetros da nova configurao do retificador.
v
s
20 V
p

f 60 Hz
L 4,5 mH
r 57 m
R 186
R
e
0 - 230
C
1
990 F
C
2
990 F

S1 e S2 - IRG4BC20KD
85

(a)

(b)
Figura 7.3: Resultado experimental com o controle desativado (carga de 235 ); (a)
Tenso de entrada (CH1) e corrente de entrada (CH2), (b) Tenso de sada (CH1) e
corrente de entrada (CH2).

CH1
CH2
CH2
CH1
CH1 10V/div CH2 0,5A/div 5ms/div
CH1 10V/div CH2 0,5A/div 5ms/div
86
Comparando-se a Fig. 2.9 e a Fig. 7.3; observa-se que, embora o
controle esteja desativado, o indutor adicionado a entrada do retificador reduziu
o THDi, mas piorou o DPF.
Os resultados obtidos no experimento com o controle desativado
encontram-se na Tabela 7.2:

Tabela 7.2: Resultados experimentais obtidos para a nova configurao do retificador
com o controle desativado.
DPF 0,896 -
THD
i
49,8 %
THD
y
4,53 %
FP 0,802 -
P
s
5,30 VA
RF
vo
0,242 %
P
o
4,46 W
84,2 %
V
o
32,4 VDC

7.2 Resultado experimental do retificador com controle da corrente
de entrada

Antes de realizar o controle da corrente e da tenso simultaneamente, o
controlador foi testado utilizando uma corrente de referncia fixa de 2 A de pico
com o lao de controle de tenso em aberto.
A Fig. 7.4 apresenta os resultados experimentais obtidos utilizando
somente o controle de corrente.

87

(a)

(b)
Figura 7.4: Resultado experimental somente com o controle de corrente ativado (carga
de 235 ); (a) Tenso de entrada (CH1) e corrente de entrada (CH2), (b) Tenso de
sada (CH1) e corrente de entrada (CH2).

Pode ser observado que a corrente est em fase com a tenso de entrada
e que houve elevao da tenso mdia de sada.
CH2 CH1
CH2
CH1
88
7.3 Resultados de simulaes do retificador com controle da

Com objetivo semelhante Seo 7.1, a simulao foi refeita utilizando o
a nova configurao do retificador com o controle ativado (Figuras 7.5 e 7.6).
Os parmetros utilizados na simulao foram os mesmos usados no Seo 7.1.

(a)

(b)
Figura 7.5: Resultados de simulaes; (a) Tenso de entrada e corrente de entrada
em fase, (b) Corrente de entrada.

v
s
(V)
i
s
(A)
i
s
(A)

Tempo (ms)
Tempo (ms)
89

Figura 7.6: Tenso de sada (resultado de simulaes).

Observa-se que: a tenso de entrada est em fase com corrente de
entrada, o FP na entrada tornou-se unitrio, a tenso de sada mdia manteve-
se prxima ao valor de referncia (60 V) e o valor do fator de ripple na sada
permaneceu baixo.
Os resultados obtidos na simulao (apndice C) encontram-se na
Tabela 7.3:

Tabela 7.3: Resultados obtidos na simulao para a nova configurao do retificador
com o controle ativado.
DPF 1 -
THD
i
2 %
THD
y
0 %
FP 1 -
P
s
21 VA
RF
vo
1,3 %
P
o
15,3 W
72,9 %
V
o
60 VDC

v
o
(V)
Tempo (ms)
90
7.4 Resultados experimentais do retificador com controle da

Os resultados experimentais obtidos para o controle da corrente de
entrada (i
s
) e o controle da tenso de sada (v
o
) funcionando simultaneamente,
foram obtidos para trs valores de tenso de referncia (50 V, 60 V e 70 V) e
trs valores de amplitude da corrente de entrada (1 A, 2 A e 3 A) para mostrar
a faixa de atuao do controle. A qualidade do controle limitada
principalmente pela amplitude da corrente de entrada. Se a amplitude de i
s
for
maior do que 3 A, o controle torna-se instvel e se a amplitude de i
s
for muito
pequena, a corrente deixa de ser senoidal. Por isso foram escolhidos: um valor
mnimo para i
s
ser considerada senoidal (1 A), um valor mximo que limita a
estabilidade do sistema de controle (3 A) e um valor equidistante aos dois
extremos da faixa de controle (2 A).
A tenso de sada limitada pela potncia que a carga suporta e pelo
valor de pico da tenso de entrada (v
o
> 2V
p
). Por isso foram escolhidos: um
valor mnimo para v
o
limitado pela tenso de entrada (50 V), um valor mximo
limitado pela potncia da carga (70 V) e um valor equidistante aos dois
extremos (60 V).
Os diferentes valores das amplitudes de corrente foram obtidos variando
o valor de um reostato ligado em srie com a carga. A Tabela 7.4 apresenta o
valor da carga para cada valor de corrente e tenso.

Tabela 7.4: Cargas utilizadas para obter a corrente de entrada e a tenso de sada.
Tenso de Referncia
Amplitude
de i
s
50 V 60 V 70 V
1A 261 258 460
2A 166 235 320
3A 149 202 296

Os resultados grficos apresentados esto destacados (negrito) na
Tabela 7.4.

91

(a)

(b)
Figura 7.7: Resultado experimental com o controle ativado (carga de 261 e tenso
de referncia de 50 V); (a) Tenso de entrada (CH1) e corrente de entrada (CH2), (b)
Tenso de sada (CH1) e corrente de entrada (CH2).

CH1 CH2
CH2
CH1
92

(a)

(b)

CH2 CH1
CH2
CH1
93

(a)

(b)

CH2
CH1
CH2
CH1
94

Figura 7.10: Tenso de entrada (Verde), corrente de entrada (Amarelo) e Potncia de
entrada (Lils) (Resultado experimental com o controle ativado)

Este experimento mostrou que o controle robusto a variaes na carga
e na tenso de referncia. O controle reduziu significativamente a distoro
harmnica na corrente e tornou o fator de potncia na entrada do retificador
quase unitrio para todos os resultados apresentados. Observa-se na Fig. 7.10
o efeito do controle na potncia de entrada (lils), que apresentou praticamente
a forma de uma senide elevada ao quadrado.
Os resultados numricos (apndice B) obtidos neste experimento, foram
para tenso de referncia de 60 V e resistncia de carga 235 (Fig. 7.8). Os
resultados encontram-se na Tabela 7.5.

Tabela 7.5: Resultados experimentais para a nova configurao do retificador com o
controle ativado.

DPF 0,964 -
THD
i
6,92 %
THD
y
5,24 %
FP 0,962 -
P
s
21,5 VA
RF
vo
0,212 %
P
o
13,9 W
64,8 %
V
o
57,2 VDC
95
Os resultados apresentados nas Tabelas 7.2, 7.3 e 7.5 foram reunidos na
Tabela 7.6.

Tabela 7.6: Comparao dos resultados experimentais para a nova configurao do
retificador.
Resultados

Experimento
com o
Controle
Desativado
Simulao
com o
Controle
Ativado
Experimento
com o
Controle
Ativado
DPF 0,896 1 0,964
THDi 49,8% 2,00% 6,92%
THDv 4,53% 0% 5,24%
PF 0,802 1 0,962
Ps 5,30 VA 21 VA 21,5 VA
RFv 0,242% 1,30% 0,21%
Po 4,46 W 15,3 W 13,9 W
84,2% 72,90% 64,80%
V
o
32,4 VDC 60 VDC 57,2 VDC

96
CAPTULO 8 CONCLUSES

Neste Projeto de Graduao foi aplicado um DSP na implementao de
um sistema de controle para tornar o fator de potncia unitrio, reduzir a
distoro harmnica na corrente de entrada e controlar o nvel DC da tenso de
sada de um retificador monofsico dobrador de tenso tipo boost PWM. Foram
desenvolvidos tambm, circuitos de interface para o DSP, circuitos isoladores,
condicionadores de sinais e drivers para os IGBTs que permitiram o
acoplamento entre o retificador e o DSP.
O algoritmo de processamento desenvolvido para o controle do retificador
atende proposta deste projeto. A corrente permanece seguindo a referncia
senoidal, mesmo que hajam variaes na carga e no valor da tenso de
referncia, levando-se em considerao que a tenso de referncia deve ser
maior do que 2V
p
e que o controle torna-se instvel para correntes de entrada
maiores que 3 A.
A tcnica de controle, por PWM senoidal, usada neste trabalho foi eficaz
na correo do fator de potncia e no controle do nvel DC da tenso de sada
e, apesar da indutncia ter sido aumentada para que o controle funcionasse
corretamente, os resultados das simulaes foram validados pelos
experimentos.
A proposta de continuao deste trabalho utilizar feedforward conjugado
ao controle proporcional de corrente.

97
REFERNCIAS

[1] Ortmann, M. S. Filtro Ativo Trifsico com Controle Vetorial Utilizando DSP:
Projeto e Implementao. Programa de Ps-Graduao em Engenharia Eltrica
- UFSC, Santa Catarina, 2008. Disponvel em
http://www.tede.ufsc.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=3
43

[2] Green, J. T. Boys A. W. Current-forced single-phase reversible rectifier.
setembro, 1989, IEE PROCEEDINGS, Vol. 136, Pt. B, No. 5 , SEPTEMBER
1989.

[3] Rashid, Muhammad H. Power Eletronics - Circuits, Devices, and Aplications.
Prentice Hall. 2. Edio. 1999.

[4] Figueres, E., Benavent, J. B., Garcer, G., Pascual, M. A Control Circuit
With Load-Current Injection for Single-Phase Power-Factor-Correction
Rectifiers. June 2007. IEEE Trans. Ind. Electron.,vol. 54, no. 3, June 2007, pp.
1272-1281.

[5] Manual da Texas Instruments, eZdsp F2812 Technical Reference,
reviso D, fevereiro, 2003. Disponvel no CD de instalao do CCStudio:
file:\ccs\docs\pdf\manuals_ccs_full_c2000\2812_ezdsp_TechRef_D.pdf.

[6] Padilha, F. J. C. Retificador PWM Boost Dobrador de Tenso com Reduo
da Distoro Harmnica na Fonte. Projeto de Graduao em Engenharia
Eletrnica UERJ, Rio de Janeiro, 2004. Disponvel em
http://www.lee.eng.uerj.br/~jpaulo/PG/2004/PG-Conversor-CA-CC-2004.pdf.

[7] Padilha, F. J. C., Bellar, M. D. Modeling and Control of the Half-Bridge
Voltage-Doubler Boost Converter. 2003, Publication of the IEEE Industrial
Electronics Siciety.

[8] Offrede, R. A. Controle de um Levitador Eletromagntico com Incertezas.
Relatrio Final do Trabalho de Iniciao Cientfica. UERJ, Rio de Janeiro,
2006. Disponvel em:
http://www.lee.eng.uerj.br/~jpaulo/PG/2006/Relatoriofinal.IC-2005-2006.pdf.

[9] Carmo, A. D. A., Paula A. P. J. Aplicao de um Processador Digital de
Sinais no Controle de um Levitador Eletromagntico. Projeto de Graduao em
Engenharia Eletrnica UERJ, Rio de Janeiro, 2009. Disponvel em
http://www.lee.eng.uerj.br/~jpaulo/PG/2004/PG-DSP-Levitador-2009.pdf.

[10] Ogata, Katsuhiko. Engenharia de Controle Moderno. Pearson Pretice Hall.
4. Edio. 2003.

[11] Manual da Texas Instruments, TMS320F2812 EzDSP, reviso C, fevereiro,
2003. Disponvel no CD de instalao do CCStudio:
file:\ccs\docs\pdf\manuals_ccs_full_c2000\2812_ezdsp_Schem_C.pdf.
98

[12] Manual da Texas Instruments, Code Composer Studio Getting Started
Guide, novembro, 2001. Disponvel no CD de instalao do CCStudio:
file:\ccs\docs\pdf\spru509c.pdf.

[13] Celes Filho, Waldemar. Curso de C e Estrutura de Dados, agosto, 1993.

[14] Manual da Texas Instruments, C281x C/C++ Header Files and Peripheral
Examples, setembro, 2003. Disponvel no diretrio SPRC097:
file:tidcs\c28\dsp281x\v100\doc

[15] Manual da Texas Instruments, TMS320F28x Analog-to-Digital Converter
(ADC) Peripheral Reference Guide, junho, 2002. Disponvel no CD de
instalao do CCStudio: file:\ccs\docs\pdf\spru060.pdf.

[16] Manual da Texas Instruments, TMS320F28x Event Manager (EV)
Peripheral Reference Guide, maio, 2002. Disponvel no CD de instalao do
CCStudio: file:\ccs\docs\pdf\spru065.pdf.

[17] Manual da Texas Instruments, TMS320F28x System Control and Interrupts
Peripheral Reference Guide, maio, 2002. Disponvel no CD de instalao do
CCStudio: file:\ccs\docs\pdf\spru078.pdf.

99
APNDICE A SOFTWARE PARA O CLCULO DOS PARMETROS
EXPERIMENTAIS DE DESEMPENHO DO RETIFICADOR

clear all;

% O multiplicador 10 e para corrigir a escala da ponteira % de
corrente (100mV/A) e o multiplicador 50 e para % corrigir a
escala da ponteira de tensao (0,02 V/V)

%Tensao de entrada em Volts
vs = 50*[

%Inserir dados

];

%Base de tempo para a tensao de entrada
t_vs = [

%Inserir dados

];

%Corrente de entrada em Amperes
is = 10*[

%Inserir dados

];

%Base de tempo para a corrente de entrada
t_is = [];

%Tensao de saida em Volts
Vo = 50*[

%Inserir dados

];

%Base de tempo para a tensao de saida
t_Vo = [

%Inserir dados

];

%Tamanho dos vetores
L_vs =length(vs);
L_is = length(is);
L_Vo = length(Vo);

%FFT dos vetores
vs_fft = fft(vs);
is_fft = fft(is);
Vo_fft = fft(Vo);

% ATENAO!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
100
% A amplitude do grafico FFT e dada da seguinte forma:
% AMPLITUDE = [(NUMERO DE ELEMENTOS DO VETOR) / 2] * (VALOR % MAXIMO
DA SENOIDE)

%Amplitude dos harmonicos da FFT

vs_n = 2*(abs(vs_fft)/L_vs);
vs_n(1) = vs_n(1)/2;

is_n = 2*(abs(is_fft)/L_is);
is_n(1) = is_n(1)/2;

Vo_n = 2*(abs(Vo_fft)/L_Vo);
Vo_n(1) = Vo_n(1)/2;

%vetor de frequencia := k1 * (0:k2);
% k1 := ajuste de escala de frequencia
% k2 := quantidade de "amostras"

f1 = 5*(0:600);

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%Valor RMS da tensao de entrada:

vs_n2 = 0;

for (i=13:24:(L_vs/2))
vs_n2 = vs_n2 + (vs_n(i))^2;
end

vs_rms = ((vs_n2/2) + (vs_n(1)^2))^(.5)

%Valor RMS da corrente de entrada:

is_n2 = 0;

for (i=13:24:(L_is/2))
is_n2 = is_n2 + (is_n(i))^2;
end

is_rms = ((is_n2/2) + (is_n(1)^2))^(.5)

%Valor RMS da tensao de saida:

Vo_n2 = 0;

for (i=49:48:(L_Vo/2))
Vo_n2 = Vo_n2 + (Vo_n(i))^2;
end

Vo_rms = ((Vo_n2/2) + (Vo_n(1)^2))^(.5);

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%Distorao harmonica total (THD) na entrada:

%Valor RMS do primeiro harmonico da tensao de entrada
vs_1_rms = vs_n(13)/(2^0.5)

101
%THD da tensao de entrada
THD_vs = (((vs_rms/vs_1_rms)^2 - 1)^0.5)*100

%Valor RMS do primeiro harmonico da corrente de entrada
is_1_rms = is_n(13)/(2^0.5)

%THD da corrente de entrada
THD_is = (((is_rms/is_1_rms)^2 - 1)^0.5)*100

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%Fator de potencia

%Angulo do primeiro harmonico da tensao de entrada
vs_ang_1 = angle(vs_fft(2));

%Angulo do primeiro harmonico da corrente de entrada
is_ang_1 = angle(is_fft(2));

%Fator de potencia da fundamental (DPF)
DPF = cos(is_ang_1 + vs_ang_1)

%Fator de potencia total
FP = DPF/(1 + (THD_is/100)^2)^0.5

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%Fator de ripple da tensao de saida

Vo_DC = Vo_n(1)
Vo_AC = (Vo_rms^2 - Vo_DC^2)^0.5;
RF_Vo = Vo_AC*100/Vo_DC

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%Potencia

%Potencia de Entrada
Ps = vs_1_rms*is_1_rms

%Potencia de saida
Po = ((Vo_DC)^2)/235

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%Rendimento
n = 100*Po/Ps

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%Graficos

%Tensao de Entrada
figure(1);
plot(t_vs,vs);
grid on;
title ('Tensao de Entrada');
xlabel('Time (s)');
ylabel('Volts (V)');

%FFT da Tensao de Entrada
figure(2);
plot(f1,vs_n(1:(length(f1))));
102
grid on;
title ('FFT da Tensao de Entrada');
xlabel('Freq.(Hz)');
ylabel('Volts (V)');

%Corrente de Entrada
figure(3);
plot(t_is,is);
grid on;
title ('Corrente de Entrada');
xlabel('Time (s)');
ylabel('Amperes (A)');

%FFT da Corrente de Entrada
figure(4);
plot(f1,is_n(1:(length(f1))));
grid on;
title ('FFT da Corrente de Entrada');
ylabel('Amperes (A)');

%Tensao de Saida
figure(5);
plot(t_Vo,Vo);
grid on;
title ('Tensao de Saida');
xlabel('Time (s)');
ylabel('Voltage (V)');

%FFT da Tensao de Saida
figure(6);
plot(f1,Vo_n(1:(length(f1))));
grid on;
title ('FFT da Tensao de Saida');
ylabel('Voltage (V)');

103 - 1
APNDICE B DIAGRAMA ELTRICO

CIRCUITO DE ALIMENTAO
Terra
Analgico
DSP
-15V
+15V
Referncia
Sistema de
Potncia
-15V
+15V
127 Vac
60 Hz
127/15+15V
127 Vac
60 Hz
127/15+15V
Rede
Eltrica
Rede
Eltrica

Pag. 2
+Viso

Pag. 2
GND_A

Pag. 2
-Viso

Pag. 4
+Vpot_3

Pag. 2
-Vpot
+
C14
1uF
+
C12
2.2uF
IN
COM
OUT
U4
79L15
IN
COM
OUT
U3
78L15
+
C11
0.33uF
+
C13
0.1uF
+
C10
470uF
+
C9
470uF
1N4007
D4
BRIDGE
T1

Pag. 4
Comum_1

Pag. 3
+Vpot_2

Pag. 2
+Vpot_1
D3
BRIDGE
T2
IN
COM
OUT
U1
78L15
IN
COM
OUT
U2
79L15
+
C3
470uF
+
C4
470uF
+
C5
10uF
+
C7
10uF
+
C8
10uF
+
C6
10uF

Pag. 2
+Viso

Pag. 2
GND_A

Pag. 2
-Viso

Pag. 4
+Vpot_3

Pag. 2
-Vpot
+
C14
1uF
+
C12
2.2uF
IN
COM
OUT
U4
79L15
IN
COM
OUT
U3
78L15
+
C11
0.33uF
+
C13
0.1uF
+
C10
470uF
+
C9
470uF
1N4007
D4
BRIDGE
T1

Pag. 4
Comum_1

Pag. 3
+Vpot_2

Pag. 2
+Vpot_1
D3
BRIDGE
T2
IN
COM
OUT
U1
78L15
IN
COM
OUT
U2
79L15
+
C3
470uF
+
C4
470uF
+
C5
10uF
+
C7
10uF
+
C8
10uF
+
C6
10uF

104 - 2
CIRCUITO DE INTERFACE DO CONVERSOR A/D E O DSP
-15V
+15V
-15V
+15V
-15V
+15V
-15V
+15V
+5V
+5V
+5V
+5V
Vdsp
127/12 V
Referncia
Sistema de
Potncia
Terra
Digital
DSP
Terra
Analgico
DSP

Pag. 3
GND_D

Pag. 3
Vpwm2

Pag. 3
Vpwm1

Pag. 1
-Viso

Pag. 1
+Viso

Pag. 1
GND_A

Pag. 4
Comum_3

Pag. 4
vo

Pag. 1
-Vpot

Pag. 1
+Vpot_1

Pag. 4
Vsensor

Pag. 4
-vs

Pag. 4
+vs

Pag. 3
Vdsp
DSP
A00
A02
A04
PWM2
PWM1
GND A GND D
U15
ISO124
+Vs1
-Vs1
Vout
GND2 +Vs2
-Vs2
Vin
GND1
U16
+
C27
100uF
C28
0.1uF
D10
1N4148
D9
1N4148
+
U12
CA3140
2.7V
D11
ZENER
2.7V
D14
ZENER
+
U14
CA3140
D12
1N4148
D13
1N4148
C30
0.1uF
+
C29
100uF
+
C31
100uF
C32
0.1uF
D16
1N4148
D15
1N4148
+
U17
CA3140
2.7V
D17
ZENER
D8
1N4148 +
U11
TL084
T3
V1
1V
+
U13
TL084
R21
100
R20
1k
R26
1k
R27
100
R32
100
R31
1k
R19
10k
R18
56k
R24
56k
R25
100
R23
56k
R22
56k
R28
1k
R29
1k
R30
100k

105 - 3
CIRCUITO DE ISOLAO DAS SADAS PWM
Referncia
Sistema de
Potncia
Terra
Digital
DSP
+5V
+15V
+5V
+12V

Pag. 1
Comum_1

Pag. 1
+Vpot_2

Pag. 4
Comum_2

Pag. 4
Vir_H

Pag. 4
Vir_H

Pag. 2
Vdsp_1

Pag. 2
GND_D

Pag. 2
Vpwm2

Pag. 2
Vpwm1
C25
0.1uF
+
U10
CA339
C24
0.1uF
2630
OPT2
HCPL
Vcc
Q2
2N2222
C26
27pF
Vaux
+18V
C18
0.1uF
+
U8
CA339
C17
0.1uF
C21
0.33uF
2630
OPT1
HCPL
Vcc
IN
COM
OUT
U9
78L05
C20
0.1uF
C19
0.33uF
IN
COM
OUT
U7
78L12
C22
0.1uF
Q1
2N2222
C23
27pF
R13
18k
R12
56k
R15
1k
R14
1k
R17
1k
R16
10k
R7
18k
R6
56k
R9
1k
R8
1k
R11
1k
R10
10k

106 - 4
CIRCUITO DRIVER DOS IGBTS E O RETIFICADOR BOOST
Referncia
Sistema de
Potncia
Referncia
Sistema de
Potncia
Sinal
Corrente de
Entrada
+15V

Pag. 2
Vsensor

Pag. 2
-vs

Pag. 2
+vs

Pag. 2
+vo

Pag. 3
Comum_2

Pag. 3
Vir_L

Pag. 1
+Vpot_3

Pag. 3
Vir_H

Pag. 2
Comum_3
IR2110
LO
COM
VCC
VS
VE
HO
VDD
HIN
SD
LIN
VSS
U5
C15
10uF
C16
1uF
D5
D7
1N914
D6
1N914
C1
990uF
C2
990uF
D2
D1
S1
IRG4BC20KD
S2
IRG4BC20KD
+ -
60Hz
vs
20V
L
15,5mH
U6
LA25-NP
R3
100k
R2
100k
R1
100k
R5
10R
R4
10R
R
235

107
APNDICE C MTODO PARA O CLCULO DOS PARMETROS DE
DESEMPENHO DO RETIFICADOR

O mtodo apresentado a seguir foi desenvolvido utilizando a referncia
3[14] e as ferramentas fornecidas pelo programa PSIM para calcular o fator de
potncia total (PF), a potncia fornecida pela fonte de entrada (P
s
), o fator de
ripple n a tenso de sada (RF
vo
), a potncia entregue a carga (P
o
) e o
rendimento do circuito ().

. Distoro Harmnica Total da corrente na entrada do retificador

O THD
i
obtido atravs do bloco THD fornecido pelo programa PSIM.
Este bloco recebe, como parmetro de entrada, o sinal da corrente de entrada
do retificador e fornece, como parmetro de sada, o THD e a forma de onda da
componente fundamental do sinal da corrente. O PSIM calcula o THD
utilizando a equao a seguir:

,
1
2
1
2
I
I I
THD
rms s
i
=

onde:
I
s rms
o valor mdio quadrtico da corrente de entrada
I
1
o valor mdio quadrtico da componente fundamental da corrente de
entrada

Um filtro passa banda de segunda ordem utilizado para extrair a forma
de onda do primeiro da corrente de entrada.

. Fator de Potncia da Fundamental na entrada do retificador

O fator de potncia da fundamental calculado utilizando a seguinte
equao:

, ) cos( = DPF

108
onde a diferena de fase entre a tenso de entrada e a componente
fundamental da corrente de entrada.

Para obter o ngulo traa-se no mesmo grfico as formas de onda: da
tenso de entrada e da componente fundamental da corrente de entrada
fornecida pelo bloco THD, utilizando o programa PSIM. A ferramenta zoom
utilizada para ampliar as formas de onda e medir o ngulo .

. Fator de Potncia Total na entrada do retificador

O fator de potncia total calculado utilizando a equao a seguir:

DPF
THD
PF
i
2
1
1
+
=

. Potncia fornecida pela fonte

A potncia de entrada calculada utilizando a equao a seguir:

1
I V Ps
rms s
=

onde:
V
s rms
o valor mdio quadrtico da tenso de entrada
I
1
o valor mdio quadrtico da componente fundamental da corrente de
entrada

Para calcular V
1
e I
1
traa-se as formas de onda: da tenso de entrada e
da componente fundamental da corrente de entrada, e utilizando a ferramenta
measure fornecida pelo programa PSIM obtm-se o valor de pico de cada
uma das senides. Dividido os valores de pico por 2, obtm-se V
1
e I
1
.

109
. Fator de Ripple de Tenso na sada do retificador

O fator de ripple da tenso de sada calculada utilizando a equao a
seguir:

100 %
DC o
AC o
o
V
V
RFv =

onde:
V
o AC
o valor mdio quadrtico das componentes harmnicos da tenso
de sada
V
o DC
o valor mdio da tenso de sada

Para calcular V
oAC
e V
oDC
adiciona-se, em paralelo a carga do retificador,
um capacitor em srie com um resistor, de modo que a impedncia equivalente
seja muito maior do que a impedncia da carga. O capacitor (0,01 mF)
escolhido para que somente o nvel DC da tenso de sada aparea entre os
seus terminais e a tenso AC aparea entre os terminais do resistor (18 k). O
bloco rms, fornecido pelo programa PSIM, utilizado para calcular o valor
mdio quadrtico da tenso entre os terminais do resistor (V
oAC
) e V
oDC
obtida
medindo-se a tenso entre os terminais do capacitor.

. Potncia DC entregue a carga

R
V
P
DC o
o
2
=

onde:
R o valor da resistncia da carga

. Rendimento do retificador

100
s
o
P
P
=

110
APNDICE D PROGRAMA PRINCIPAL PARA O CONTROLE DO
RETIFICADOR

//Inclui todos os arquivos headers necessrios para este trabalho
#include "DSP281x_Device.h"
#include "DSP281x_Examples.h"

#define w 0.0377 //Frequncia da corrente de referncia
#define T_PWM 0x3A90 //14992 - 10 kHz
#define Ls_D 14617 //Limite superior da largura de pulso do PWM
#define Li_D 375 //Limite inferior da largura de pulso do PWM
#define ki 50//Ganho do controlador da corrente de entrada
#define kv 1 //Ganho do controlador da tenso de sada
#define V_ref 1500 //Tenso de referncia
#define h_60 167 //Intervalo de intervalo de amostragem em 60 Hz
#define a 630 //Polo do integrador

//Funes utilizadas neste programa

//Funo de interrupo do conversor A/D
interrupt void adc_isr(void);

//Funo de interrupo do temporizador 1
interrupt void eva_timer1_isr(void);

//Funo de //interrupo do temporizador 2
interrupt void eva_timer2_isr(void);

//Funo de configurao do conversor A/D
void configuracao_ad (void);

//Funo de configurao das sadas PWM
void configuracao_pwm (void);

//Contadores globais utilizados

//Conta o nmero de interrupes do temporizador 1
Uint32 EvaTimer1InterruptCount;

//Conta o nmero de interrupes do temporizador 2
Uint32 EvaTimer2InterruptCount;

//Conta o nmero de interrupes do conversor A/D
Uint32 ADCInterruptCount;

//Contador para o filtro digital
Uint16 y;

//Contador para o clculo da tenso de sada mdia
Uint16 z;

//Varivel auxiliar para o clculo da tenso de sada mdia
Uint16 u;

//Marca o cruzamento por zero de vs
Uint16 x;

//Tempo discreto
float32 t;
111
//Variveis globais utilizadas

//Acumuladores de valores convertidos pelos canais 02 e 04 do A/D
Uint32 A02, A04;

//Corrente de entrada
int32 is;

//Duty cycle do PWM
int32 D;

//Amplitude da corrente de referncia e corrente de referncia
int32 I_ref, is_ref;

//Tenso de entrada
int32 vs;

/*Tenso de sada, Tenso de sada mdia e acumulador para o clculo
da tenso de sada mdia*/
int32 Vo, Vo_M, Vo_s;

//Erro de tenso e Erro de corrente
int32 ev, ei;

//Integrador do erro de tenso
int32 integ_v;

void main(void)
{
// Esta funo encontrada no arquivo DSP281x_SysCtrl.c
InitSysCtrl();

// Clock do sistema 150Mhz
EALLOW;
SysCtrlRegs.HISPCP.all = 0x0; // HSPCLK = SYSCLKOUT/1
EvaRegs.T1CON.bit.TPS = 000;
AdcRegs.ADCTRL3.bit.ADCCLKPS = 0x3;
AdcRegs.ADCTRL1.bit.ACQ_PS = 0x0;
EDIS;

EALLOW;
GpioMuxRegs.GPAMUX.all = 0x3; // EVA PWM 1-6 pins
GpioMuxRegs.GPBMUX.all = 0x0; // EVB PWM 7-12 pins
EDIS;

DINT;

// Esta funo encontrada no arquivo DSP281x_PieCtrl.c
InitPieCtrl();

IER = 0x0000;
IFR = 0x0000;

// Esta funo encontrada no arquivo DSP281x_PieVect.c.
InitPieVectTable();

EALLOW;
PieVectTable.ADCINT = &adc_isr;
PieVectTable.T1PINT = &eva_timer1_isr;
PieVectTable.T2PINT = &eva_timer2_isr;
EDIS;
112
// Atribuio de valor inicial para as viveis utilizadas no programa
ADCInterruptCount = 0;
EvaTimer1InterruptCount = 0;
EvaTimer2InterruptCount = 0;
t = 0;
A02 = 0;
A04 = 0;
x = 0;
integ_v = 0;
z = 0;
u = 0;

InitAdc(); // Inicia o Conversor A/D

// Configura o conversor A/D e os circuitos PWM
configuracao_ad(); // Configura o A/D
configuracao_pwm(); // Configura as sadas PWM

// Habilita interrupes
PieCtrlRegs.PIEIER1.bit.INTx6 = 1;
PieCtrlRegs.PIEIER2.all = M_INT4;
PieCtrlRegs.PIEIER3.all = M_INT1;

IER |= (M_INT1 | M_INT2 | M_INT3);

EINT;
ERTM;

// Loop IDLE. Mantm o loop indefinidamente:
for(;;);
}

void configuracao_ad (void)
{

// Configurao do conversor A/D
AdcRegs.ADCMAXCONV.all = 0x2;

//A/D funciona no modo cascata
AdcRegs.ADCTRL1.bit.SEQ_CASC = 1;

//A/D funciona no modo sequencial
AdcRegs.ADCTRL3.bit.SMODE_SEL = 0;

AdcRegs.ADCTRL2.bit.SOC_SEQ1 = 1;

// Escolhe o canal ADCINA0 para a primeira converso
AdcRegs.ADCCHSELSEQ1.bit.CONV00 = 0x0;

// Escolhe o canal ADCINA2 para a segunda converso

// Escolhe o canal ADCINA4 para a terceira converso

AdcRegs.ADCTRL2.bit.EVA_SOC_SEQ1 = 1;
AdcRegs.ADCTRL2.bit.INT_ENA_SEQ1 = 1;

AdcRegs.ADCTRL1.bit.CONT_RUN = 0;
}
113

void configuracao_pwm(void)
{
EvaRegs.GPTCONA.all = 0;

//Perodo do modulador de largura de pulsos
EvaRegs.T1PR = T_PWM;

// Carrega o registrador de perodo do temporizador 2
EvaRegs.T2PR = 0x4; // Perodo
EvaRegs.T2CMPR = 0x2; // Registrador de comparao

EvaRegs.EVAIFRA.bit.T1PINT = 1;

EvaRegs.EVAIFRB.bit.T2PINT = 1;

EvaRegs.T1CNT = 0x0000; // Timer1 counter

EvaRegs.T1CON.all = 0x1042; //Timer 1 control register

EvaRegs.T2CNT = 0x0000;
EvaRegs.T2CON.all = 0x1042;

// Configura T1PWM
EvaRegs.GPTCONA.bit.TCMPOE = 0; //GP timer control register A

EvaRegs.GPTCONA.bit.T1PIN = 1;

EvaRegs.DBTCONA.all = 0x0000; //Dead band control regiter A

EvaRegs.DBTCONA.bit.DBT = 0xA;

EvaRegs.DBTCONA.bit.DBTPS = 100;

EvaRegs.DBTCONA.bit.EDBT1 = 1; //Habilita o Dead-band

EvbRegs.DBTCONB.all = 0x0000; //Dead band control regiter B

EvaRegs.GPTCONA.bit.T1TOADC = 2; //GP timer control register

EvaRegs.COMCONA.all = 0xCA20; //Compare control register

EvbRegs.COMCONB.all = 0x0;

EvaRegs.CAPCONA.all = 0x0; //Capture control register

EvbRegs.CAPCONB.all = 0x0;

EvaRegs.ACTRA.bit.CMP1ACT = 10;
EvaRegs.ACTRA.bit.CMP2ACT = 01;
}

interrupt void adc_isr(void)
{
//ADCInterruptCount++;

}

114
{
//EvaTimer2InterruptCount++;

/*Filtro digital. Realiza a mdia de 64 converses do A/D para cada
canal*/
if (y<64)
{
y++;

/*Identifica o instante em que vs cruza o zero e
crescente*/
if(y==63)
{
if (((AdcRegs.ADCRESULT0 >>4) > 1300) && (x == 1))
{
x = 0;
t=0;
u = z;
z = 0;
}

if (((AdcRegs.ADCRESULT0 >>4) < 1300) && (x == 0))
{
x=1;
}
t++;
}
}

/*Reinicia a sequncia de converses do A/D para a prxima
seqncia*/
AdcRegs.ADCTRL2.bit.RST_SEQ1 = 1;
AdcRegs.ADCST.bit.INT_SEQ1_CLR = 1;


EvaRegs.EVAIFRB.all = BIT0;

}

{

// EvaTimer1InterruptCount++;

/*Valores digitais da corrente de entrada e da tenso de sada
filtrados*/
is = (A02 >> 6);
Vo = (A04 >> 6);

//Controle PI utilizando a tenso mdia de sada
if (z == 0)
{
Vo_M = Vo_s/u;
ev = (V_ref - Vo_M);
integ_v = integ_v + ev*h_60;
I_ref = ((kv*(10000*ev + a*integ_v))>>21);
115
Vo_s = 0;
}

//Limitador para a corrente de referncia
if(I_ref > 1600) I_ref = 1600;
if(I_ref < 0) I_ref = 0;

is_ref = (I_ref)*(sin(w*t));
ei = is_ref - (is - 1400);

D = - (ki*ei) + 7496;

// Limitador para o duty cycle do PWM
if (D > Ls_D)
{
D = Ls_D;
}

if (D < Li_D)
{
D = Li_D;
}

EvaRegs.CMPR1 = D; //Timer1 compare

A02 = 0;
A04 = 0;
y = 0;

Vo_s = Vo_s + Vo;
z++;


EvaRegs.EVAIFRA.all = BIT7;

}

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