Memrias

O que so Memrias de Semicondutores? So componentes capazes de armazenar informaes Binrias (0s e 1s) Essas informaes so guardadas eletricamente em clulas individuais. Chamamos cada elemento binrio de BIT, da sigla BInary digiT. Existem dois tipos bsicos de tecnologia de memrias: RAM e as ROM
RAM uma memria do tipo voltil, isto , os dados

podem ser perdidos e/ou alterados durante o uso

ROM uma memria do tipo no-voltil, isto , os

dados, uma vez gravados NO podem ser perdidos e/ou alterados durante o uso.
Famlia ROM ROM uma sigla que significa Read Only Memory (Memria somente de leitura)

um tipo de memria que gravada em aparelho especial, sendo utilizada j gravada diretamente da fbrica
PROM da sigla Programmable ROM (Memria somente de leitura programvel)

um tipo de memria que tambm gravada com aparelho especial, mas com a diferena de ser comprada no mercado e gravada pelo comprador. Tem a restrio de ser gravada apenas 1 vez.

EPROM da sigla Erasable PROM (Memria somente de leitura programvel mas apagvel)

um tipo de memria que gravada com aparelho especial, mas pode ser gravada mais de uma vez, sendo que esta deve ser apagada com luz Ultravioleta incidente sobre um vidro de cristal de Quartzo que expe as clulas de memria e que est presente na mesma.
Cristal

EEPROM ou E2PROM da sigla Electric EPROM (Memria s para leitura, programvel mas eletricamente apagvel)

um tipo de memria que dispensa um aparelho especial para gravao, podendo ser gravada e apagada tal como se fosse uma memria RAM, porm no perde os dados. Por que ento no se utiliza EEPROM em vez de RAM? Simplesmente porque as EEPROMs so muito maiores em dimenso e muito mais lentas em tempos de acesso.
Famlia RAM RAM uma sigla que significa Randomic Access Memory

dividida basicamente em duas grandes famlias:

RAM esttica (SRAM) As SRAMs (Static RAM)so memrias fisicamente muito maiores que as demais da famlia RAM, alm disto, tem tempo de acesso muito inferior das DRAM (RAMs dinmicas). Da a questo: Por que ento

elas so utilizadas?

Porque so estveis, dispensando circuitos adicionais de refresh (refrescamento), tpico de DRAMs (dinmicas) e so mais rpidas que uma EEPROM. Podem ser utilizadas em qualquer tipo de projeto que requeira memrias de escrita/leitura mais estveis.
Clulas de memria

As clulas de memria das SRAMs so formadas por flip-flops. As SRAMs esto disponveis nas tecnologias bipolar e MOS, sendo que a grande maioria das aplicaes de SRAM usa CMOS e NMOS. Os chips bipolares tm a vantagem da velocidade. J os dispositivos MOS tm muito maior capacidade de armazenamento e menor consumo de potncia. A fig 1 mostra uma clula bipolar e uma NMOS tpicas. A clula bipolar tem 2 transistores e 2 resistores, enquanto a NMOS possui 4 MOSFETs (MOS Field Effect Transistor)como resistores (Q3 e Q4).

FIG 1 Clulas SRAM, construdas com tecnologia bipolar e CMOS

RAM Dinmica (DRAM) Sigla de Dynamic Randomic Access Memory. So extremamente

rpidas, pequenas e baratas, o que as torna ideal para ambientes computadorizados. No princpio,

devido ao fato destas precisarem de um circuito de refresh, eram mais problemticas, porm atualmente so extremamente estveis. Um circuito de refresh um circuito que faz com que os dados da DRAM sejam atualizados em tempo de uso, porque seno, aps algum tempo de uso, mesmo sem a perda da fonte de energia, os dados se deterioram. Para evitar isto esse circuito "Refresca" a memria.
Funcionamento de uma DRAM

As RAMs dinmicas so fabricadas usando a tecnologia MOS, alta capacidade de armazenamento, baixo consumo de energia e velocidade de operao moderada. Armazenam 1s e 0s como cargas de microcapacitores MOS, tipicamente de poucos picofarads. EM funo da tendncia destes capacitores se descarregarem aps decorrido tempo, as DRAMs necessitam de recarga peridica das clulas de memria, operao est denominada refresh da DRAM. Cada clula precisa ser recarregada decorridos de 2 a 10 ms, ou a informao nela armazenada ser perdida. At bem recentemente, se acoplava memria DRAM, um circuito para implementar a operao de refresh durante os intervalos de tempo em que a memria no estava sendo acessada para uma operao de leitura ou escrita. Para memrias relativamente pequenas, com menos de 60K palavras, a RAM integrada(iRAM), fornece uma soluo, um CI que inclui os circuitos de refresh no mesmo chip que abriga a matriz de clulas de memria. A memria principal da maioria dos microcomputadores atuais usam DRAM em virtude de sua alta capacidade e baixo consumo.

Estrutura e operao da DRAM

A arquitetura interna de uma DRAM pode ser visualizada como uma matriz de clulas de um bit, conforme mostrado na figura abaixo.

So necessrias entradas de endereamento para selecionar as clulas; sendo que os bits das posies de ordem mais baixas, de A0 a A6 selecionam a linha, e os de mais alta ordem, A7 a A13, so responsveis pela seleo da coluna. Cada endereo de 14 bits seleciona uma nica clula a ser escrita ou lida.

A figura acima uma representao simblica de uma clula de DRAM com os circuitos associados a ela. Muitos detalhes no so mostrados, porm este diagrama simplificado pode ser usado para descrever os pontos fundamentais das operaes de leitura e escrita envolvendo DRAMs. As chaves de S1 a S4 na verdade so MOSFETs controlados pelas diversas sadas do decodificador de endereos e pelo sinal R/W. O capacitor o dispositivo utilizado no armazenamento da informao da clula. Dados so escritos na clula com o fechamento das chaves s1 e s2 pela ao das lgicas envolvidas na decodificao dos endereos e nas operaes de leitura/escrita. As demais chaves devem ser mantidas abertas. Esta situao conecta a entrada de dados a C. Um nvel lgico 1 na entrada de dados carrega o capacitor C, e um nvel lgico 0 o descarrega. Depois disso, as chaves so novamente abertas, isolando o capacitor do restante do circuito. Seria ideal que C

conseguisse reter a carga armazenada por um perodo de tempo indeterminado, mas sabemos que isto no possvel. Na prtica, C vai perdendo sua carga gradualmente , com o passar do tempo. Na operao de leitura de dados da clula, as chaves S2 , S3 e S4 devero estar fechadas, e S1 deverser mantida aberta. Nesta situao, o capacitor ter sua tenso, resultante da carga armazenada, levada ao amplificador sensor. Este amplificador sensor. Este amplificador compara tal tenso com alguns valores de referncia para determinar se ela corresponde ao nvel lgico 0 ou ao 1, produzindo na sada uma tenso de 0V ou de 5V, dependendo da tenso de entrada.
Multiplexao de endereos

Os chips de memria de maior capacidade, precisam Ter muitos pinos para entrada de endereo, se for mantida a relao de um pino para cada bit componente do endereo. A fim de reduzir o nmero de pinos de endereo em chip DRAM de alta capacidade, alterando a relao dos pinos com os bits de endereo, os fabricantes usam a tcnica da multiplexao de endereos, atravs da qual cada pino do integrado pode acomodar dos bits diferentes do endereo. Utilizaremos a DRAM 4113, de 16K X 1, para ilustrar o conceito da multiplexao de endereos. Um diagrama simplificado da arquitetura interna deste chip mostrado na figura acima. Tal arquitetura composta fundamentalmente de uma matriz de clulas arranjadas em 128 linhas e 128 colunas, de uma nica linha para entrada de dados, outra para sada de dados e de uma entrada R/S. Existem mais sete linhas de endereo, sendo que cada uma delas tem dupla funo. Por exemplo, a linha A0/A7 vai ser responsvel pelos bits A0 e A7 do endereo. Duas entradas de strobe so includas

neste chip, para armazenar em registradores internos ao chip os endereos da linha e da coluna da posio de memria selecionada o sinal de strobe do endereo da linha, RAS, comanda o armazenamento dos sete bits do endereo da linha no registrador interno do chip reservado para este fim. O sinal de strobe do endereo da coluna, CAS, comanda o armazenamento dos 7 bits do endereo da coluna no respectivo registrador interno. Sero utilizadas 7 entradas de endereo em vez de catorze; os sinais RAS e CAS devero ser adicionados lgica do chip, Ento haver uma economia de sete pinos. A entrada de seleo de multiplexador, denominada MUX, controla a presena das linhas de endereo A0 at A6 ou A7 at A13 na entrada de endereos da DRAM. A temporizao do sinal MUX deve estar em sincronismo com os sinais CAS e RAS, responsvel pela passagem dos bits de endereo aos circuitos internos da memria. O sinal de MUX deve estar no nvel BAIXO quando RAS assumir seu nvel ativo, de maneira a fazer com que as linhas de endereos A0 at A6 geradas pelo processador cheguem s entradas de endereo da DRAM para serem armazenadas no registrador interno da memria na transio negativa de RAS. Da mesma forma, o sinal MUX deve estar ALTO quando CAS assumir o nvel BAIXO, fazendo com que as linhas de endereo A7 at A13 cheguem at a DRAM, para serem armazenadas na transio negativa de CAS.

Ciclos da leitura e escrita em uma Dram

O processo de leitura e escrita de uma DRAM muito mais complexa que uma SRAM, havendo diversas restries de tempo que o projetista deve considerar. No ciclo de leitura de uma DRAM R/W deve estar em nvel lgico alto em toda a operao: Inicialmente o MUX deve estar baixo permitindo a chegada dos bits(A0 at A6) at a entrada de endereo da DRAM, o sinal RAS deve estar baixo comandando os registradores internos da DRAM, o MUX deve ir para nvel lgico alto permitindo que os bits da coluna A7 at A13 sejam colocados na entrada da DRAM e o sinal CAS deve estar baixo comandando o armazenamento da coluna nos registradores internos da dram ,a dram responde colocando na sada de dados a informao armazenada na clula selecionada, os sinais MUX, RAS, CAS e sada de dados retornam a seus nveis normais aps a operao. No ciclo de escrita da DRAM: o MUX em nvel baixo coloca o endereo da linha nas entrada da DRAM, a transio negativa em RAS comanda o armazenamento da coluna num registrador interno da DRAM, o MUX vai para baixo colocando a coluna nas entradas da DRAM, a transio negativa em CAS armazena a coluna no registrador interno da DRAM e o dado a ser escrito colocado na entrada de dados, R/W vai para baixo permitindo a escrita do dado na clula selecionada, e o dado da entrada

removido de Entrada de Dados, depois o MUX, CAS, RAS e R/W voltam ao seu estado inicial.
Operao de refresh de uma DRAM A DRAM deve ser recarregada periodicamente (a

cada 2ms em mdia) ou os dados nela armazenados sero perdidos. A operao de refresh de uma DRAM e feita atravs de um contador de refresh de sete bits usado para gerar os 128 endereos das linhas da DRAM. O contador comea gerando o valor 0000000 correspondendo a linha zero. Este endereo aplicado as entradas de endereo da DRAM com MUX = 0 e RAS em nvel baixo enquanto R/W e CAS so mantidos em alto, isto da um refresh na linha zero, o contador incrementado, e a seqncia realizada at a linha 127 o processo completo leva em torno de 50ms.
Expanso do tamanho da palavra e da capacidade de uma memria.

A maioria das aplicaes de memria, no podem ser obtidos atravs de um nico chip, sendo necessrios a combinao de vrias memrias para se obter a capacidade e o tamanho desejado. Expanso do tamanho da palavra suponha que necessitemos de uma memria que possa armazenar 16 palavras em 8 bits cada uma, mas s temos RAMs de 16 x 4. Podemos combinar dois chips para produzirmos a memria desejada. Cada chip pode armazenar 16 palavras de 8 bits, sendo assim cada chip ir armazenar metade de cada palavra. No barramento de endereos so colocados os dados no qual os 4 mais significativos so recebidos pela primeira DRAM e os 4 menos significativos so colocados na segunda RAM. A primeira RAM coloca os 4 primeiros bits nas 4 primeiras linha do barramento de dados e a segunda RAM coloca os bits nas 4 ultimas linhas do mesmo.

O barramento de dados ento contem a palavra de 8 bits que pode ser transmitida a algum a algum outro dispositivo de controle.

Como funciona uma memria

Os dados devem ser agrupados, no em BIT, mas em grupos de 8 BIT, o qual chamamos de BYTE.
8 BIT = 1 BYTE

Cada local de armazenamento de uma memria guarda 8 BIT separados 1 BIT em cada clula, acessados de 8 em 8, isto , de Byte em Byte. Cada conjunto de 8 BIT, guardado em um nico e exclusivo local dentro de uma memria, identificado por um endereo, basicamente de 16 bit. Os microprocessadores atuais tem grande capacidade de acesso, podendo acessar endereos da ordem de Terabyte (1012 Byte).