EPUSP PCS 2011/2305/2355 Laboratrio Digital

CONTROLE PARA SEMFOROS DE UM CRUZAMENTO

Verso 2013

RESUMO
Esta experincia tem como principal objetivo ilustrar a utilizao de circuitos biestveis, atravs do projeto de um circuito de controle das luzes de um semforo. Este circuito de controle especificado atravs de um diagrama de transio de estados.

OBJETIVOS
Aps a concluso desta experincia, os seguintes tpicos devem ser conhecidos pelos alunos: Circuitos biestveis; Mquina de estados e diagrama de transio de estados; Projeto de um circuito sequencial simples; Montagem e teste modular.

1. PARTE TERICA
Um sistema digital em geral pode ser representado por um circuito digital sequencial. A figura 1 ilustra a estrutura bsica de um sistema digital sncrono (Wakerly, 2006). Esta decomposio em blocos menores facilita o entendimento e/ou projeto do sistema como um todo. Os blocos principais so a unidade de dados1 e a unidade de controle. Os blocos de entrada e sada so responsveis apenas pelo prprocessamento e condicionamento de sinais para entrada e sada (por exemplo, sada em displays de 7 segmentos).
COMANDO
CONTROLE

ENTRADA DE DADOS

ENTRADA

UNIDADE DE CONTROLE
(mquina de estados)

CONTROLE

UNIDADE DE DADOS

CONTROLE

SADA

CONDIES

SADA DE DADOS

Figura 1 Estrutura de um sistema digital sncrono. (fonte: Wakerly, 2006) A unidade de dados pode conter vrios componentes que executam funes bsicas abstratas, a saber: (Wakerly, 2006) Funes combinatrias: incluindo unidades lgicas e aritmticas, comparadores e outras operaes que combinam ou modificam dados; Registradores: coleo de flip-flops em paralelo usados para armazenar e recuperar dados; Funes sequenciais especializadas: incluem contadores, deslocadores ou outras funes mais complexas, tais como criptografia ou decodificao; Memria de leitura/escrita: para armazenamento organizado de dados.

A unidade de dados tambm conhecida na literatura como fluxo de dados ou caminho de dados. 1

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A unidade de controle responsvel pela ordenao de aes/operaes executadas na unidade de dados, com a realizao de teste de condies e acionamento de sinais de controle. Em geral, a unidade de controle deve ser projetada atravs de um diagrama de transio de estados ou outro diagrama similar. O projeto de um circuito sequencial com um diagrama de transio de dados deve inicialmente decidir pela escolha entre o Modelo de Mealy e o Modelo de Moore. A metodologia descrita em (Gomi, 2008) sugere uma metodologia de sntese em 8 etapas: detalhamento da descrio funcional, obteno do diagrama de estados, obteno da tabela de estados/sadas, obteno da tabela de estados reduzida, designao dos estados, obteno da tabela de excitao, projeto dos blocos combinatrios e obteno do diagrama lgico do circuito.

1.1. Circuitos biestveis

O bloco bsico dos circuitos sequenciais o circuito biestvel. Este nome tem origem pelo fato do circuito ter dois estados estveis, ou seja, duas condies em que o circuito apresenta um estado que se mantm at a mudana de alguma condio, como por exemplo, a transio de uma de suas entradas. A figura 2 ilustra o elemento biestvel mais elementar composto por dois inversores. Este elemento no possui entradas, assim no possvel controlar ou mudar seu estado. Quando o circuito energizado, aleatoriamente a sada Q se estabiliza em um dos estados lgicos.

Figura 2 Elemento biestvel composto por dois inversores (fonte: Wakerly, 2006). A figura 3 ilustra um elemento biestvel com duas entradas, S e R, que permitem mudar o estado de sada. Este elemento conhecido como Latch S-R. O acionamento de uma das entradas muda a sada de acordo com sua lgica interna de funcionamento.

Figura 3 Latch S-R com portas NOR (fonte: Wakerly, 2006). Quando um biestvel muda de estado atravs do acionamento de um sinal de relgio ( clock), d-se o nome de flip-flop. Quando a sada muda de estado continuamente pela mudana das entradas, o biestvel chamado latch. O flip-flop tipo D um biestvel que armazena o valor lgico presente na entrada D quando o sinal de relgio apresenta uma transio ativa. Internamente, um flip-flop tipo D pode ser estruturado conforme ilustrado na figura 4. O primeiro latch chamado mestre e sua sada QM acompanha a entrada D enquanto CLK 0. Quando CLK vai para 1, o latch mestre bloqueado e sua sada transferida para o segundo latch, chamado escravo. O latch escravo mantm este valor enquanto CLK for 1. Quando CLK vai para 0 novamente, a sada Q permanece neste valor, porque o latch escravo fica bloqueado, at uma nova transio do sinal de clock.

Figura 4 Estrutura interna do flip-flop tipo D com latches tipo D (fonte: Wakerly, 2006).

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A figura 5 apresenta o circuito do latch tipo D com portas NAND. Nele, a entrada D transferida para a sada Q de acordo com o sinal de controle C.

Figura 5 Circuito do latch tipo D usando portas NAND (fonte: Wakerly, 2006). Mais informaes sobre circuitos biestveis podem ser encontradas na apostila Circuitos Biestveis (PCS-EPUSP, 2005a), disponvel na pgina web da disciplina e na referncia (Wakerly, 2006).

1.2. Projeto-exemplo de um circuito sequencial sncrono

Um circuito sequencial sncrono pode ser projetado seguindo uma metodologia sistemtica conforme descrito em (Wakerly, 2006). Por exemplo, as luzes de um semforo seguem o diagrama de transio de estados ilustrado na figura 6. Vd

Vm Am

Figura 6 Diagrama de transio de estados das luzes de um semforo. A tabela 1 abaixo apresenta a designao de estados com as variveis de estado Q0 e Q1 e os valores de cada lmpada do semforo em cada um dos estados do circuito de controle. Tabela 1 Designao de estados e valores de cada lmpada (sadas).
estado Vd Am Vm invlido Q1 0 0 1 1 Q0 0 1 0 1 Vd 1 0 0 0 Am 0 1 0 0 Vm 0 0 1 0

O projeto pode ser dividido em duas partes: a primeira, diz respeito transio de estados. Esta parte pode ser elaborada seguindo a tabela 2, obtido a partir do diagrama de estados da figura 62. Tabela 2 Tabela de transio de estados.
Estado Q1 0 0 1 1 Q0 0 1 0 1 Prximo estado Q1' 0 1 0 0 Q0' 1 0 0 0

Note que para o estado no usado invlido (Q1Q0=11), o prximo estado escolhido foi o estado inicial Vd. Para um projeto otimizado, poderia-se usar dont cares para o mapa de Karnaugh. Controle para Semforos de um Cruzamento (2013) 3

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A partir da tabela 2, os sinais Q1' e Q0' podem ser obtidos usando os mapas de Karnaugh abaixo.

Q0
0 Q1 0 1 1 0

Q0 1 0 0

Q1
0 Q1 0 1 0 0

Q0 1 1 0

Assim, temos que:

..

A segunda parte do circuito se refere s luzes propriamente ditas do semforo. Os sinais correspondentes (Vd, Am e Vm) podem se obtidos a partir da tabela 1.
Vd 0 Q1 0 1 Q0 1 Am 0 Q1 0 1 Q0 1 Vm 0 Q1 0 1 Q0 1

1 0

0 0

0 0

1 0

0 1

0 0

Temos ento:

d .,

m .

..

O circuito final para o controle do semforo mostrado na figura 7.

Figura 7 Circuito final do circuito de controle de um semforo. A figura 8 mostra uma carta de tempos de uma simulao do circuito no software Altera Quartus II.

Figura 8 Carta de tempos do circuito de controle de um semforo.

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2. PARTE EXPERIMENTAL
2.1. Controle das luzes de semforos de um cruzamento de vias
Baseado no circuito estudado no item 1.2, use a metodologia de projeto de circuitos sequenciais para implementar um circuito de controle das luzes dos semforos de um cruzamento de vias. O cruzamento possui duas vias A e B, conforme ilustrado na figura 9.

Via B

VmA

Via A

AmA VdA VmB AmB VdB

Figura 9 Cruzamento de vias. O cruzamento de vias tem uma funcionalidade adicional, referente ao modo NOTURNO. Quando o sinal NOTURNO ativado, as luzes dos semforos ficaro piscando amarelo de forma intermitente. As luzes dos semforos podem ser controladas a partir do diagrama de estados da figura 10.
NOTURNO=1

VdA/ VmB

NOTURNO=0

NOTURNO=0

AmA/ AmB
NOTURNO=1

VmA/ AmB

AmA/ VmB
apagado

VmA /VdB

Figura 10 Diagrama de estados do circuito de controle. E a tabela 3 abaixo mostra a designao de estados e os valores de cada lmpada dos semforos em cada um dos estados. Tabela 3 Designao de estados e valores de cada lmpada.
estado VdA/VmB AmA/VmB VmA/VdB VmA/AmB AmA/AmB apagado Q2 0 0 0 0 1 1 Q1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 VdA 1 0 0 0 0 0 AmA 0 1 0 0 1 0 VmA 0 0 1 1 0 0 VdB 0 0 1 0 0 0 AmB 0 0 0 1 1 0 VmB 1 1 0 0 0 0

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a) Apresente no planejamento os passos do projeto da lgica de controle3. Elabore a documentao do projeto, incluindo os mapas de Karnaugh, o diagrama lgico do circuito completo e cartas de tempo com variados casos de teste. SUGESTO: embora no tenha sido especificado, acrescente no projeto um sinal /RESET (ativo em baixo) para reiniciar a mquina de estados e levar o circuito ao estado inicial. Este sinal interessante no processo de teste e depurao.

2.2. Montagem do circuito

b) Faa a montagem do circuito projetado, usando os leds L0 a L2 do painel de montagem para as luzes do semforo A, os leds L8 a L10, para o semforo B e os leds L5 a L7 para os bits de estado. Use a chave C7 como entrada do sinal NOTURNO e o boto B1 para mudar o estado do circuito. Siga as orientaes de montagem, testes e depurao apresentadas anteriormente, incluindo no relatrio todos os fatos experimentais. c) Houve algum acontecimento ou comportamento anormal do circuito? Explique como o grupo analisou e solucionou o fato ocorrido.

d) Relate ocorrncias da montagem, teste e depurao do circuito.

2.3. Uso de chaves

Uma chave mecnica apresenta normalmente uma oscilao no sinal de sada quando sua posio alterada. Esta oscilao conhecida como bounce ou trepidao. e) Utilizando o circuito montado no item 2.2, fornecer a entrada do sinal de mudana de estados atravs da chave C0. Anotar, para cada acionamento da chave, o valor do estado do circuito. Justifique o ocorrido. f) Mostrar a forma de onda do acionamento da chave no osciloscpio, usando a funo de trigger denominado disparo nico.

g) Em relao montagem do item anterior, acrescentar o circuito de debounce da figura 114 na entrada muda_estado, e repita o procedimento do item (e) anterior. Utilizar os seguintes valores para os componentes discretos: R , R2 K e C 3,9F.

R2

7414
R1
B

R1 = 100 R2 = 10 K C = 3,9 F

Figura 11 - Circuito de debounce de chaves de um plo, uma posio. h) Verifique o funcionamento do circuito com o circuito de debounce. Anote o comportamento do circuito e as formas de onda.

2.4. Perguntas
A partir da anlise do funcionamento do circuito projetado e dos conhecimentos obtidos com o desenvolvimento deste projeto, responda as perguntas abaixo. i) j) Seja a afirmao o circuito integrado 7474 pode ser usada como um flip-flop tipo D ou como um latch S-R. Comente esta afirmativa. Justifique. Uma alternativa para o circuito com flip-flops para a gerao dos sinais Q1 e Q0 da figura 7 seria projetar um contador binrio de 0 a 2. Como seria o projeto deste contador?

3 4

DICA: Use a metodologia de sntese de circuitos sequenciais apresentada em (Wakerly, 2006). Para mais informaes consulte a apostila Circuitos com componentes discretos (disponvel no site do Laboratrio Digital).

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k) Como seria possvel sincronizar a mudana de estados de uma srie de semforos ao longo de uma via de trfego em uma cidade? l) Como o circuito de controle de semforos em um cruzamento pode ser modificado para acomodar tempos diferentes para cada estado (verde, amarelo e vermelho)? Apresente um diagrama de blocos.

m) Mostre a influncia da designao de estados no circuito sintetizado: adote outra designao de estados para o circuito de controle das luzes de semforos de um cruzamento de vias e apresente o processo de sntese e o diagrama lgico do circuito final. Compare os circuitos obtidos.

3. BIBLIOGRAFIA
GOMI, E. S. Sntese de circuitos sequenciais. Material de PCS2215, Julho de 2006. PCS-EPUSP. Circuitos biestveis. Apostila de Laboratrio Digital, 2005. PCS-EPUSP. Circuitos com componentes discretos. Apostila de Laboratrio Digital, 2005. Texas Instruments. TTL Logic Data Book, 1994. WAKERLY, John F. Digital Design Principles & Practices. 4th edition, Prentice Hall, 2006.

4. MATERIAL DISPONVEL
Circuitos integrados: 7400, 7402, 7404, 7408, 7413, 7414, 7420, 7430, 7432, 7474, 7486, 74138, 74150, 74151. Resistores e capacitores

5. EQUIPAMENTOS NECESSRIOS
1 painel de montagens experimentais. 1 fonte de alimentao fixa, 5V 5%, 4A. 1 osciloscpio digital. 1 multmetro digital.

Histrico de Revises E.T.M./2006 E.T.M./2008 reviso E.T.M./2011 reviso E.T.M./2012 reviso e reorganizao. E.T.M./2013 reviso.

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