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Sistemas Digitais



Caderno de Laboratrio

Aula Introdutria
Aula 01 a 14










PROF. MSc. MRIO OLIVEIRA ORSI
PROF. MSc. CARLOS ALEXANDRE FERREIRA DE LIMA
ago 2012
Cod. Disc:_________ TURMA: _______ GRUPO:_______


NOME:__________________________________________



2
AULA Introdutria

1. Introduo

A utilizao do laboratrio destinada aplicao da parte terica apresentada na
preleo, complementado de forma fundamental o ensino da disciplina Sistemas Digitais.
As aulas foram organizadas de forma a abranger todo o contedo do nosso programa.

2. Apresentao

Cada aula no laboratrio ser apresentada todas as informaes e dados
necessrios para realizao das atividades previstas e o preenchimento do Relatrio dos
experimentos correspondentes.
A partir da 7 aula iniciada a implementao de um projeto que ser completado
at o final do semestre.

AULAS

1- Portas Lgicas Bsicas..................................................................................................06

2- Circuitos Combinacionais de Portas Lgicas Bsicas....................................................14

3- Portas Lgicas NAND.....................................................................................................15

4- Portas Lgicas NOR.......................................................................................................18

5- Circuitos XOR e tree state..............................................................................................20

6- Projeto final etapa 1 (Circuito Decodificador e Display).................................................23

7- Circuitos XOR e XNOR , Aplicaes..............................................................................31

8- Projeto final etapa 2 (Circuito somador e subtrator).......................................................35

9- Projeto final etapa 3 (Correo BCD e sinal)..................................................................39

10- Projeto final etapa 4 (Seletor).........................................................................................56

11- Projeto final etapa 5 (Pulso 1 e Pulso 2)........................................................................59

12- Projeto final etapa 6 (Contador BCD).............................................................................61

13- Projeto final etapa 7 (Gerador de sinais de controle).....................................................65

14- Projeto final etapa 8 (Registrador A e B)........................................................................67
Concluso.......................................................................................................................71

3
3. Projeto Final do Laboratrio

Trata-se do projeto de uma calculadora BCD (Bynare Coded Decimal Quatro bits
representam um algarismo decimal) sendo dividido para a implementao em oito partes
descritas abaixo e mostradas no diagrama de blocos funcionais Fig 1.
Projeto Final: Calculadora BCD
1
a
parte: Decodificador e Display
2
a
parte: Somador e Subtrator
3
a
parte: Correo BCD e Sinal
4
a
parte: Seletor
5
a
parte: Chaves sem Rebatimento Pulso 1 e Pulso 2
6
a
parte: Contador BCD
7
a
parte: Gerador de Sinais de Controle
8
a
parte: Registrador A e B

O projeto dever ser implementado por grupos de no mximo 5 alunos, observando
que o relatrio sempre individual.



































Fig 1 CALCULADORA BCD
DECODIFICADOR
SELETOR 3:1
MONITOR

GERADOR
DE SINAIS
DE
CONTRLE
PULSO 1
PULSO 2

SOMADOR /
SUBTRATOR BCD
MODO
+ / -
REG A REG B
SINAL DISPLAY
CONTADOR BCD
I

4
4. Regras de Avaliao

Todas as aulas de laboratrio so avaliativas. Cada Relatrio individual preenchido
tem o valor mximo de 8 pontos.
A participao do aluno na realizao nos experimentos corresponder a nota
mxima de 2 pontos. No haver reposio de prticas de laboratrio. Os alunos que
faltarem determinada prtica de laboratrio tero automaticamente nota zero na
participao naquela prtica.

Na composio das mdias N1 e N2 da disciplina, a nota da parte prtica
(laboratrio) ser multiplicada pela nota da parte terica e extrada a raiz quadrada.

Sendo que:

nota N1 lab mdia das avaliaes:

Experincias em grupo das aulas iniciais
Projeto final etapas completadas
Experincia individual (ULA)

nota N2 labmdia das avaliaes:

1 N2Projeto da calculadora BCD Etapa 3
2 N2Projeto da calculadora BCD Etapas 04 a 08 e Experincia individual final
























5
5. Normas do Laboratrio

Para as aulas de laboratrio os alunos devero seguir as seguintes normas:

a) Chegar pontualmente aula de prtica de laboratrio;

b) Ler atentamente as instrues relativas sua experincia;

c) Examinar os aparelhos (mdulos de testes) que sero utilizados nas experincias de
modo a se familiarizar com o funcionamento deles;

d) Anotar todas as explicaes dadas pelo professor, pois essas notas sero teis na
elaborao do relatrio;

e) Elaborar o relatrio com clareza usando inicialmente o lpis e depois de concludo os
testes preencher com caneta;

f) Levar para o laboratrio o material necessrio: este caderno, lpis etc.

g) Comear o experimento somente aps a autorizao do professor;

h) Em hiptese alguma brincar com materiais, componentes e equipamentos destinados
aos experimentos;

i) No final da aula, antes das sada dos alunos, o professor verificar o funcionamento
dos equipamentos utilizados. Em caso de dano de algum material ou equipamento
decorrente de mau uso por parte do(s) aluno(s), o professor dever comunicar ao
coordenador responsvel pelo laboratrio para que sejam tomadas as devidas
providncias.

6. Referncias

Livro texto:
TOCCI, Ronald J., " Sistemas Digitais - Princpios e Aplicaes", 7' Ed., Ed LTC- Livros Tcnicos e
Cientficos Editora S.A. Rio de Janeiro, 2000

Bibliografia complementar:
IDOETA, Ivan V e Capuano, Francisco G., "Elementos de Eletrnica Digital ", Vol. 1 e 2, Ed. Makron
Books - So Paulo 1997

BIGNELL, James W. & DONOVAN. Robert L. Eletrnica Digital, Vol. 1: Lgica Combinacional
MAKRON Books So Paulo, 1995





6
AULA 1
Portas Lgicas Bsicas

Referncia Livro Texto: Captulo 4 - 4.9 a 4.14

Objetivo: Familiarizao com equipamento de experincias - recursos principais; Normas
bsicas de segurana e Procedimentos para o Inicio de Experincias; Conhecer e testar as
Portas Lgicas Bsicas; Cis 7404, 7408 e 7432, 7400 e 7402.


1. Familiarizao com equipamento de experincias

1.1 Objetivo

Propiciar um primeiro contato do aluno com os equipamentos, kits de montagens prticas,
atravs de verificao geral do funcionamento do kit - Modulo 8810 (Mdulo de
Treinamento e Teste Lgico) e da insero de componentes, alm de introduzir normas
bsicas de preveno de acidentes.

1.2 Introduo

Os sistemas digitais utilizam variveis que podem assumir valores definidos em forma de
patamares (valores discretos). A importncia de se estud-los cresce com as freqentes
aplicaes, seja nas reas tecnolgicas, ou mesmo no cotidiano domstico.
Na prtica, os circuitos que executam funes digitais so construdos com
componentes eletrnicos que manipulam a informao representada por nveis de tenso,
usualmente dois, um dito alto, outro baixo. Circuitos digitais de dois estados (sistema
binrio), pela semelhana da escolha entre duas situaes mutuamente exclusivas, so
comumente chamados de circuitos lgicos.
De maneira geral, os circuitos digitais so mais simples que os lineares, o que
possibilita reunir-se num nico equipamento quase todo o aparato necessrio realizao
de experincias, pesquisa e desenvolvimento de pequenos projetos, desde que os recursos
estejam adequadamente combinados para permitir montagens de forma rpida e confivel.
Os kits de montagem tm normalmente trs fontes (+5, +15 e 15V), permitindo a
montagem de circuitos integrados digitais de diversas tecnologias: DTL, TTL, MOS e
CMOS.


1.3 Placa de montagem de circuitos (PROTOBOARD):

uma placa onde podem ser montadas todas as experincias do curso. Ela constituda
por conjuntos de 5 pinos conectados entre si (fig a). Por isto, quando qualquer componente
(fig b) inserido, os pontos remanescentes ficam disponveis, tanto para se ligar fios de
interconexo como outros componentes, ou mesmo para obteno de pontos de teste do
circuito.


7














A placa de montagem aceita fios slidos nmeros 22 ou 24 (AWG) para a implementao
dos circuitos. O espaamento entre os grupos de 5 pinos compatvel com os circuitos
integrados (digitais ou lineares), com o encapsulamento TOS, DIP (fig c) e muitos
componentes discretos.
Existem ainda 12 grupos de 30 pinos interconectados (fig d), que so convenientes
para se injetar sinais comuns como VCC, VDD, VSS, terra ou outro sinal qualquer que
requeira mais de 5 ligaes.












1.4 Chaves de Codificao e LEDs de monitorao:

Podem ser utilizadas chaves para introduo e retirada de informaes. Basicamente
consiste de chaves interruptoras liga-desliga que fornecero os nveis lgicos necessrios
para o circuito implementado na placa de montagem.
O acesso eltrico s chaves (modulo 8810) se d pela barra de bornes localizada
logo abaixo da Placa de montagem de circuitos.
As lmpadas indicadoras - semicondutor (LED) so usadas para mostrar em
determinado ponto do circuito da placa de montagem se o sinal estar ALTO ou BAIXO,
estando acesas ou apagadas, respectivamente.
O acesso eltrico s chaves (modulo 8810) feito por intermdio da barra de bornes
logo abaixo dos LEDs.
1.5 Fontes de Alimentao - As fontes necessrias para o laboratrio so:
1
2
3
4
5
1
2
3
4
5
74LS00
(b) (a)
74LS00
(c)
(d)

8

1.5.1 Alimentao AC - fornecida na bancada para todos os equipamentos. A alimentao
de 220 VAC.
1.5.2 Alimentao DC - A tenso utilizada ser de +5V, compatvel com a lgica TTL,
fornecida pelos equipamentos nos experimentos deste curso.
1.6 Precaues sobre o equipamento (mdulo de montagem):
1.6.1 um bom procedimento No fazer ligaes no BOARD com a chave geral ligada.
1.6.2 Nunca monte circuitos que solicitem mais que 1 A de cada fonte (+5), pois, neste
caso, a fonte que estiver sobrecarregada ir se desligar do circuito.

2. Normas de segurana e Procedimentos para o Inicio de Experincias

Certifique-se de que a chave geral do equipamento est desligada
Examine criteriosamente o painel do modulo e procure reconhecer todos os
componentes descritos na parte terica
Conecte o plug ~ tomada de fora (220V/6OHz) entrada de energia.
Ligue a chave geral e, observando os indicadores acesos, confira se a situao
normal. Qualquer suspeita de mau funcionamento, desligue o mdulo e comunique ao
professor.

Outras Recomendaes:

Antes de iniciar a experincia, certificar-se de que a tenso disponvel adequada.
Testar o funcionamento dos equipamentos (modulo 8810) e kits de montagens.
Executar a montagem ou alterao com equipamentos desligados.
No interconectar sadas dos dispositivos, dos circuitos ou de fonte (evitar curto-circuito).
Nunca ligar as sadas das fontes diretamente ao comum.

SE ALGUM ACIDENTE OCORRER DURANTE A EXPERINCIA, ANOTE E
COMUNIQUE-O IMEDIATAMENTE AO PROFESSOR

3. Teste das portas dos Circuitos integrados:
3.1 Fundamentos tericos
A lgica TTL (Transistor - Transistor - Logic) - 0 curso est estruturado em cima da
lgica TTL com circuitos integrados (CI) da srie 74XX.












9
3.1.1 Configurao de pinos e encapsulamento - 0 curso utilizar a configurao DIP
(Dual-In-line-Package), com 14, 16 e 24 pinos.

O pino 1 identificado
por uma marca
indicativa no circuito
integrado, como mostra
as figuras a seguir, e a
contagem se faz no
sentido anti-horrio,
olhando-se o circuito
por cima.

3.1.2 Definio do
nvel lgico - nos
circuitos digitais
somente dois nveis
lgicos so permitidos
e cada famlia lgica
tem estes nveis
rigidamente definidos.
Na famlia TTL, o nvel
lgico "ALTO"
definido como qualquer
tenso entre 2 e 5V e
"BAIXO" para qualquer
tenso entre 0 a 0,8V.

3.1.3 Representao dos nveis - H muitas representaes para um dado nvel lgico. Um nvel
"ALTO* freqentemente representado como "1" (um) ou "VERDADE" e o nvel "BAIXO"
como "0"(zero) ou "FALSO". Em toda experincia deste curso, se far uso da lgica positiva,
que definida como se tendo o nvel lgico "1" ou "ALTO" como a tenso mais alta do
circuito e "0"(zero) ou BAIXO" com a tenso mais baixa do circuito.

Nota: Em um circuito integrado (CI) da lgica TTL, quando um terminal de entrada de sinal
deixado aberto, sem ser conectado a nenhum ponto, isto ser interpretado como
um nvel 1 ou ALTO. Isto no deve ser utilizado normalmente, pois pode acarretar
problemas de rudo.

3.1.4 Outras Definies:
Em todas as experincias, iremos usar smbolos de notao americana, mais largamente
empregada na representao de circuitos lgicos.
Operao esttica e operao dinmica Operao esttica a operao dos componentes,
com nveis determinados de tenso, sem haver transio de um nvel para outro continuamente.
Operao dinmica a operao com pulsos repetitivos, com transio nos terminais.
Tabela da verdade uma tabela que relaciona os nveis das entradas com os nveis obtidos
nas sadas. Nas colunas das entradas fazemos uma combinao de todos os possveis nveis
para obtermos, em cada caso, os respectivos nveis das sadas.

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4. Procedimentos Experimentais:

5.1 Colocar os circuitos integrados abaixo no modulo ou kit de montagem.
5.2 Interligar a alimentao.
5.3 Conectar com fios os nveis lgicos na(s) entrada(s) de cada porta lgica e a sada em
um LED de monitorao.
5.4 Testar as portas de cada um dos CIs 7408, 7432 conforme Layout e Tabela Verdade
correspondente:
6 PESQUISAR (capitulo 8 livro texto) OS ESQUEMAS DOS CIRCUITOS ELETRICOS
das portas AND, NAND, OR, NOR, NOT da famlia TTL.







































11


































1 2 3



12
Vcc
`+ 5V f g a b c d e
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
B1 B2 B3 B0
7448
n/c
a
b
c
d
f
e
g
a
b
g
f
e
d
c
n/c
a
b
c
d
f
e
g
a
b
g
f
e d c
n/c
R
+5v
Vcc
`+ 5V f g a b c d e
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
B1 B2 B3 B0
7447
n/c

C 4
A 3 A 2 A 1
A 0 B 3
B 2 B 1
B 0 C 0
1


3


2


0


16

15

14 13

12

11

10

9

1

2

3

4

5

6

7

8

5 V

7483

Outros circuitos integrados disponveis:




7486 : Quatro portas lgicas EX-OR






7448 Decodificador BCD
Display catodo comum





7447 Decodificador BCD
Display anodo comum






CI 7483 Somador Binrio
Paralelo de 4 bits



13

select
+5V strub
A0 Sada Mux 2
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
strub A1 Sada Mux 1
select
74153
I
3
I
2
I
1
I
0

I
3
I
2
I
1
I
0


0, 1, 2, 3, 4
1
0 0 1
chave A chave B
( 0 ) ( 9 ) (normal) (normal) 1
14
2
13
3
12
4
NC
NC
11
5
+5V
10
6
9
7
8
0, 1



CI 74153: 2 x multiplex digital
4X1






CI 7476: 2 x flip-flop JK






CI 7490: Contador BCD









CI 7475: 2xflip-flop tipo D





Q

2



Q

3




D

2




Q

0




Q

1




Q

3




Ck
2




D

0




Q

1


C
K1



D

1





Q

2





D

3





Q

0





16



15



14



13



12



11



10



9



1



2



3



4



5



6



7



8




5 V



7475




14
AULA 2
Circuitos Combinacionais de Portas Lgicas Bsicas

Objetivo: Implementao de circuitos combinacionais com as Portas Lgicas Bsicas; CIs
7408 e 7432; Determinao da funo de circuito obtendo sua expresso lgica e tabela
verdade

1. Fundamentos Tericos: Referncia Livro Texto: Captulo 3.1 a 3.8 e Captulo 3

1.1 No circuito (abaixo), escrever sua expresso lgica, construir a tabela verdade
(esperada) preenchendo a tabela abaixo.






S =




















2. Procedimentos Experimentais:

2.1 Testar o funcionamento do mdulo ou kit de montagem.
2.2 Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1).
2.3 Numerar o esquema acima de acordo com o layout dos CIs (Aula 1).
2.4 Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes.
2.5 Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.


A B C

A B C S
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

15
AULA 3
Portas Lgicas NAND

Referncia Livro Texto: Captulo 3.9, 3.11 e 3.12

Objetivo: Projetar um circuito completo; De Morgan; Relaes de equivalncia; Obteno
da tabela verdade e da expresso do circuito a partir da especificao abaixo e montagem
do circuito usando Portas Lgicas NAND e depois NOR.
Projetar um circuito de alarme para economizar energia considerando 3 entradas A,B,C,
conforme a seguir
A= VIDRO ABERTO
B= PORTA ABERTA
C= AR CONDICIONADO LIGADO

SOLUO: Passos
1. Escrever a tabela verdade
2. Frmula de interpolao
3. Simplificao algbrica
4. Uniformizao em portas NAND e Montagem e teste do circuito
5. Uniformizao em portas NOR e Montagem e teste do circuito

PASSOS 1 , 2 E 3 : usando o espao abaixo. Escreva sada S da tabela verdade, e a partir
desta determine a expresso do circuito (formula de interpolao) e simplifique a expresso
indicando quais os termos esto sendo simplificados.





















A
B CKT S
C

A B C S
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1

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Passo 4: Reescreva a seguir a expresso simplificada obtida acima convertendo a mesma
para usar somente portas NAND de 2 entradas (Uniformizao em portas NAND -2 ENTRADAS):









1.1 Esquematizar o circuito com portas NAND de 2 entradas











Procedimentos Experimentais:

1) Testar o funcionamento do mdulo ou kit de montagem.
2) Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1).
3) Numerar o esquema de acordo com o layout do CI 7400 (Aula 1) fig abaixo.













4) Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes.
5) Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.


A B C

1 2 3

17

Passo 5: Reescreva a seguir a expresso simplificada obtida acima convertendo a mesma
para usar somente portas NOR de 2 entradas (Uniformizao em portas NOR -2 ENTRADAS):









1.2 Esquematizar o circuito com portas NOR de 2 entradas











Procedimentos Experimentais:

6) Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1).
7) Numerar o esquema de acordo com o layout do CI 7400 (Aula 1) fig abaixo.














8) Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes.
9) Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.


A B C

18
AULA 4
Portas Lgicas NOR

Objetivo: Portas Lgicas NOR; Obteno da expresso Lgica a partir da Tabela e
Simplificao (DeMorgan e Mapa K); montagem do circuito.

1. Fundamentos Tericos: Referncia Livro Texto: Captulo 3.10 e 4.1 a 4.4

1.1 A partir da tabela abaixo, escrever a expresso (frmula de interpolao) e fazer a
simplificao (marcando os termos envolvidos em cada simplificao).

Formula de Interpolao

S =

Simplificao















1.2 Reescrever a seguir a expresso simplificada obtida acima convertendo a mesma para
usar somente portas NOR de 2 entradas (Uniformizao em portas NOR -2 Entradas)













A B C S
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1

19

1.3 Esquematizar o circuito com portas NOR de 2 entradas.























2. Procedimentos Experimentais:

2.1 Testar o funcionamento do mdulo ou kit de montagem.
2.2 Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1).
2.3 Numerar o esquema de acordo com o layout do CI 7402 (Aula 1) fig abaixo.















2.4 Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes.

2.5 Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.
A B C
A B C

20
AULA 5
Circuitos XOR XNOR e TREE STATE
1 - Objetivo: Conhecer portas lgicas disponibilizadas na forma de Circuitos Integrados,
assim como a lgica de acionamento das mesmas. Conhecer o dispositivo buffer three-
state.

2 - Resumo Terico: As portas lgicas so projetadas para receber dois nveis de tenso
como sinal de entrada, o nvel alto e o nvel baixo. As sadas de portas lgicas tambm so
projetas para funcional com esses dois nveis de tenso. Em diversas aplicaes deseja-se
isolar entradas de sistemas especficos dos estgios de sadas anteriores. O isolador lgico
e chamado de buffer, e tem mais um estado de sada possvel: o nvel denominado ALTA
IMPEDANCIA. Este dispositivo tem um terminal de controle que recebe um bit para
HABILITAR ou DESABILITAR a passagem do sinal. Para o sinal, o buffer funciona como
uma chave, que permite a passagem do sinal ou o impede. Entenda-se o nvel Alta
Impedncia como sendo o estado ABERTO da chave.






Buffers trs estados
74LS125 74LS126
E S E S
L A L Alta
impedncia
H Alta
impedancia
H A
figura (1): buffers three state no inversores

Adicionalmente, temos as portas lgicas EX-OR e EX-NOR a serem apresentadas, e cujo comportamento e descrito na
tabela 1, abaixo.
PORTAS LOGICAS OU-EXCLUSIVO E NO-OU-EXCLUSIVO
7486 : OU ( EX-OR ) 74266: E ( EX-NOR )
entradas sada entradas sada
A B S A B S
L L L L L H
L H H L H L
H L H H L L
H H L H H H
tabela (1): comportamento lgico das portas EX-OR e EX-NOR

Circuito Integrado Descrio

74 125 : Quatro buffers three state
A
S
E
74LS125
A
S
E
74LS126
A S
E
Equivalente lgico

21

74 86 : Quatro portas lgicas EX-OR

Circuito Integrado Descrio

74 266 : quatro portas lgicas EX-NOR

74 00 : quatro portas lgicas NAND
tabela (2): identificao dos terminais de entrada e sada relativos s aos buffers e as portas EX-OR, EX-NOR e NAND


3 IMPLEMENTACAO:

3.1 - Conectar corretamente os terminais do CI 74125 matriz de contato do aparelho de
teste. No se esquea de que o terminal 7 ligado ao terra e o terminal 14 ligado ao Vcc.
Inverter estes terminais pode estragar o CI. Preencher a tabela equivalente, utilizando as
palavras 0 (LOW) e 1 (HIGH)



E A S
0 0
0 1
1 0
1 1







A
S
E
74LS12
5
1
2 3

22
3.2 Verificao do comportamento da porta lgica EX-OR vista isoladamente. Fazer as
ligaes indicadas na figura abaixo. Preencher a tabela equivalente, utilizando as palavras
0 (LOW) e 1 (HIGH)




A B S
0 0
0 1
1 0
1 1


3.3 Implementar o circuito abaixo e mostre que o buffer funciona como isolador do sinal.

E A B C S1 S2
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

4 - QUESTOES

1 Por que h a necessidade de um dispositivo que apresente o terceiro estado de sada?






2 Pesquisar as portas lgicas que so vendidas comercialmente j implementadas com
um terminal de habilitao da sada do tipo three state






LEDs indicadores de nvel lgico
A 1
B 2
3
74 86
1
2
3
74 86
2
1
74LS125
3
E
A
B
74 00
1
2
3

23
AULA 6

Projeto final etapa 1 (Circuito Decodificador e Display)

Objetivo: Implementar o Decodificador e Display conforme figura 1.

1. Fundamentos Tericos: conforme Referncia Livro Texto: Captulo 9.2

EXPERIENCIA 1: Projetar e testar um decodificador BHEXA (CI 9863)


SOLUO para o projeto experincia 1:

PASSO 1: Construir a tabela verdade na pagina a seguir: (considerando as entradas os 4
bits A B C D e as sadas os 7 segmentos a b c d e f g do display) para que seja
mostrado os nmeros (hexadecimais 0 a F) no display que em decimais
correspondem aos nmeros N (0 a 15)

PASSO 2: Usando mapa K, encontrar os circuitos correspondentes para cada um dos
segmentos do display.



24
PASSO 3: Usando o Ci 9368 do Modulo de teste, testar o funcionamento do decodificador.


Passo 1: Tabela verdade:








































Na pgina a seguir a soluo para as sadas f , g Terminar exerccio: Achar a soluo
para as sadas a, b, c, d, e .
A B C D a b c d e f g
12
13
14
15
8
9
10
11
4
5
6
7
0
1
2
3
0
0
0
0 1 0
0
1
0
1
0
1
0
1
1 1
1 1 0
1 1 1
0
1
0
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
N
display
a
f g b
e c
d
display

25

Passo 2 : Usando mapa K, encontrar os circuitos correspondentes para cada um dos
segmentos do display.




















































CD CD CD CD
0,0 0,1 1,1 1,0
A B 0,0 0 0 1 1
AB 0,1 1 1 0 1
AB 1,1 0 1 1 1
A B 1,0 1 1 1 1
AB+ AB C+AD + BC + C D
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
f
CD CD CD C D
0,0 0,1 1,1 1,0
AB 0,0 1 0 0 0
AB 0,1 1 1 0 1
AB 1,1 1 0 1 1
AB 1,0 1 1 1 1
A BC + AB+ C D+BD + AC
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
a b
c
d
e
g

26
Passo 3: Procedimentos Experimentais:

Teste do display e decodificador HEXA (CI 9368 catodo comum) do Modulo 8110,
preenchendo na tabela verdade abaixo a coluna Resultado MOD e compare com o
Previsto.






















fig 1

etapa 1

























. . . . . . . .
L
3
L
2
L
1
L
0
A A B B C C D D
1 1 1 1
A B C D
0 0 0 0
PREVISTO CHAVES RESULTADO
A B C D CI MOD
CI
BCD
mod
Hexa
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
1
1
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
1 1 1
1 1 0
0
1
1 1
0
0
0
0
0
0
1
0
1
0 1 0
SINAL DISPLAY
DECODIFICADOR
MONITORES
SOMADOR /
SUBTRATOR
REG B
PULSOS 2
GERADORES
DOS SINAIS
DE
CONTROLE
PULSOS 1 CONTADOR BCD
REG A
SELETOR 3:1
BCD
MODO
`+/-
Decodificador

27
EXPERIENCIA 2: Projetar e testar o Decodificador BCD e Display de 7 seguimentos




SOLUO para o projeto experincia 2:

PASSO 1: Construir a tabela verdade na pagina a seguir: (considerando as entradas os 4
bits A B C D e as sadas os 7 segmentos a b c d e f g do display) para que seja
mostrado os nmeros decimais 0 1 2 3 4 5 6 7 8 9 no display


PASSO 2: Usando mapa K, encontrar os circuitos correspondentes para cada um dos
segmentos do display.







28
PASSO 3: Usando o CI 7448 ou 7447 interligando-o ao display de 7 segmentos no
Modulo do projeto final, testar o funcionamento do decodificador e display (etapa 1 do
projeto final)


Passo1: tabela verdade


















g =













= f




A soluo para as sadas f , g mostrada acima Terminar exerccio: Achar a soluo
para as sadas a, b, c, d, e.
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0 0 0 1 1
AB 0,1 1 1 0 1
AB 1,1 X X X X
AB 1,0 1 1 X X
D B C B C B A
D C C B C B A


A B C D a b c d e f g
opcional
opcional
opcional
opcional
opcional
opcional
0
0
0
N
0 1 0
1 1
0
1 1 0
1
1 1 1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
a
f g b
e c
d

29
PASSO 2: Usando mapa K, encontrar os circuitos correspondentes para cada um dos
segmentos do display.

a b















c d


















e














CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0
CD CD CD CD
0,0 0,1 1,1 1,0
AB 0,0
AB 0,1
AB 1,1
AB 1,0

30

Passo 3: procedimentos experimentais

3.1 Montar no mdulo do projeto final um dos Displays de 7 segmentos (layout abaixo):

CI 7448 display Catodo comum CI 7447 display Anodo comum
Display acende com nvel 1 (+5Vcc) Display acende com nvel 0 (terra)











Nunca ligar direto na fonte + 5V - Para testar os displays sem o usar um dos CIs monte o
fios de +5V (Vcc) e 0V (terra) no mdulo com um resistor de 360 OHM.

3.2 Identifiquem no kit de montagem do projeto final qual o decodificador BCD (CI 7448
catodo comumalimentao display TERRA, ou 7447 anodo comumalimentao
display 1,5V) que esta disponvel, e monte o circuito do esquema correspondente
fazendo a interligao do CI ao display e um barramento com as chaves

+
5
v















0 conectado 1 em aberto


a
b
c
d
f
e
g
a



b
g
f
e
d
c
n/c
a
b
c
d
f
e
g
a
b
g
f
e
d
c
n/c
R +5v
a
f g b
e c
d

31

3.3 Testar o circuito preenchendo com as figuras na coluna resultado CI da tabela
abaixo:























fig 1

etapa 1





















. . . . . . . .
L
3
L
2
L
1
L
0
A A B B C C D D
1 1 1 1
A B C D
0 0 0 0
PREVISTO CHAVES RESULTADO
A B C D CI MOD
CI
BCD
mod
Hexa
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
1
1
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
1 1 1
1 1 0
0
1
1 1
0
0
0
0
0
0
1
0
1
0 1 0
SINAL DISPLAY
DECODIFICADOR
MONITORES
SOMADOR /
SUBTRATOR
REG B
PULSOS 2
GERADORES
DOS SINAIS
DE
CONTROLE
PULSOS 1 CONTADOR BCD
REG A
SELETOR 3:1
BCD
MODO
`+/-
Decodificador
A
3
A
2
A
1
A
0


32
AULA 7
Circuitos XOR e XNOR, Aplicaes

Objetivo: Circuitos XOR e XNOR; Aplicaes: Gerador e Teste de paridade; Circuitos T/C.

Fundamentos Tericos: conforme Referncia Livro Texto: Captulo 4.6 a 4.8

Experincia 1: CIRCUITO GERADOR DE PARIDADE PAR.

Procedimentos experimentais
Testar o funcionamento do mdulo ou kit de montagem
Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI 7486
Layout abaixo (roteiro Aula 1)
Numerar as portas no esquema do circuito gerador de paridade Par para 4 bits
ABCD
Montar o circuito gerador de paridade para 4 Bits ABCD e verificar o funcionamento
preenchendo a coluna res. da tabela verdade.




























prev res.
A B C D S S
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Vcc
14 13 12 11 10 9 8
7486
1 2 3 4 5 6 7
chaves gerador de paridade PAR
A B C D
paridade
P

33
Experincia 2: CIRCUITO True / Complement T / C

Usando um CI 7486 (4 portas XOR) Layout abaixo e um CI 7447 ou 7448
(DECOFICADOR BCD) com DISPLAY de 7 segmentos; Montar um Circuito T/C
(True/Complement) para 4 bits de entradas: B
3
B
2
B
1
B
0
,










Procedimentos Experimentais

Numerar no ESQUEMA abaixo do circuito T/C, os pinos das portas de acordo
como layout (acima) do CI 7486
Montar o circuito T/C com 4 Bits entradas: B
3
B
2
B
1
B
0
no modulo do projeto final
Interligue o circuito T/C com o decodificador (CI 7448/7) da Etapa 1.











Vcc

14

13

12

11

10

9

8

7486

1

2

3

4

5

6

7


34


Considerando que K chave do modo T/C verifique o funcionamento do circuito
preenchendo as colunas K = 0 e K = 1 da tabela a seguir:



































Obs. Nmeros 10 a 15 figuras correspondentes (decodificador BCD)



PREVISTO RESULTADO
B 3 B 2 B 1 B 0 K=0 K=1
12
13
14
15
11
10
10
11
15
14
13
12
entr. fios coloridos
0
1
0
0
0
1
1
1
1
0
1
0
0
1 0 0
1 1
0
0
1 1 1
1 1 0
0
1 0
0
1
1
0
0
0
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
0
0
0
0
0
0
0
1
1
K=T K=C
0
0
0
0
0

35
AULA 8

Projeto final etapa 2 (Circuito somador e subtrator)


Objetivo: Mostrar e testar CI 7483 Somador Binrio Paralelo de 4 bits e implementar um
circuito somador / subtrator (fig 1) com um CI 7483 e um CI 7486 (usado na etapa 1 como
T/C)

Fundamentos Tericos: conforme Referncia Livro Texto: Captulo 4.6 a 4.8 e cap 6












Fig 1







etapa 2

















DECODIFICADOR
SELETOR 3:1
MONITOR

GERADOR
DE SINAIS
DE
CONTRLE
PULSO 2
PULSO 1

SOMADOR /
SUBTRATOR BCD
MODO
+ / -
REG A REG B
SINAL DISPLAY
CONTADOR BCD
I

36
Procedimentos experimentais:

EXPERIENCIA 1: teste do circuito somador binrio pleno de 4 bits
Coloque um CI 7483 (layout abaixo) no modulo do projeto final ligando a
alimentao pinos 12- terra (0) e 5 - +5v (1).









Complete o esquema (abaixo) Numerando no circuito somador de acordo com os
pinos do layout do CI 7483 acima.
Fazer a interligao do barramento de terra no SOMADOR (CI 7483)com 4 fios p/
A
3
A
2
A
1
A
0
e 4 fios para a entrada B
3
B
2
B
1
B
0
Lembre que ligado no terra 0 e
desligado (aberto) 1.
Interligue as sadas do somador nos pinos do Decodificador CI 7448 / 47; o pino C
4

no ponto do display e o pino C
0
no terra.


Teste o circuito somador escrevendo Duas contas A + B (soma binria ) no
modelo abaixo e desenhe o resultado mostrado no display preenchendo as figuras.
A + B = S soma < 9 soma > 9




C 4
A 3 A 2 A 1
A 0 B 3
B 2 B 1
B 0 C 0
1


3


2


0


16

15

14 13

12

11

10

9

1

2

3

4

5

6

7

8

5 V

7483


37
EXPERIENCIA 2: CIRCUITO SOMADOR / SUBTRATOR DE 4 Bits

Procedimentos Experimentais

1. Interligue agora um CI 7486 (repetindo a numerao dos pinos) usado na AULA 6
como T/C, ao CI 7483 (repetindo a numerao dos pinos folha anterior) para
implementar o circuito somador / subtrator conforme esquematizado abaixo: O no. B
agora conectado no 7486 (T/C)



























2. Testar o circuito, descrevendo e executando as contas a seguir, destacando os
resultados intermedirios..
3. Com a chave modo T = C
0
= 0 Teste o circuito com valores acima e analise os
resultados (desenhando o display)
S < 9 S > 9 S > 15











B
3

B
2

B
1

B
0




38
4. Com a chave modo C = C
0
= 1 o circuito executa uma subtrao:























5. Escreva abaixo 3 subtraes de dois nmeros (A e B) de 4 bits,S = A - BA + (- B )
no modelo: Com a chave modo C = C
0
= 1 Testar o circuito, descrevendo e
executando as contas acima, destacando os resultados intermedirios e no final
desenhando o display.

A = B A > B A < B













B
3

B
2

B
1

B
0




39
AULA 9
Projeto final etapa 3 (Correo BCD e sinal)

Objetivo: implementar a correo do cdigo BCD (quatro bits decimais de 0 a 9) quando
o resultado da soma for maior que 9 para visualizao em decimal (display de 7
segmentos); visualizao do sinal de negativo e obteno do numero positivo (mdulo)
para resultados de subtrao A B quando o nmero B > A.





fig 1
etapa 3 projeto final








1. Fundamentos Tericos: Nesta etapa fazemos a descrio de um exemplo de projeto de
circuitos combinacionais e aritmticos atravs da soluo do seguinte exerccio:

A partir de um Somador / Subtrator binrio paralelo de dois nmeros A e B de quatro bits
(obtido na 2 etapa); Projetar a Correo do cdigo BCD na soma A+B > 9, a visualizao
do sinal de negativo e obteno do numero positivo (mdulo) na subtrao A B quando o
nmero B > A , para visualizao do resultado em decimal considerando que:

I Na Soma
- Os algarismos decimais A e B a serem somados esto no intervalo de [0 a 9]
- O resultado de cada soma ser de 02 (dois algarismos) e dever ser mostrado em
displays de 7 segmentos prevendo dois casos:
1. Quando o resultado da soma for menor ou igual a 9 deve ser mostrado apenas o
algarismo da direita.
2. Quando o resultado da soma for maior que 9 o algarismo da esquerda, dever ser
apenas 1 (i o vai 1) e o algarismo da direita, dever ser o resultado corrigido
para visualizao em BCD.

II Na Subtrao
- Os algarismos decimais a serem subtrados esto no intervalo de [0 a 9]
- O resultado de cada subtrao ser de 1 algarismo que dever ser mostrado no
display da direita e quando este resultado for negativo dever ser feito a sinalizao
com uso de SMC 2 e o sinal do resultado ( - ) mostrado no display da esquerda.

DECODIFICADOR
SELETOR 3:1
MONITOR

GERADOR
DE SINAIS
DE
CONTRLE
PULSO 2
PULSO 1

SOMADOR /
SUBTRATOR BCD
MODO
+ / -
REG A REG B
SINAL DISPLAY
CONTADOR BCD
I

40
Soluo:

Considerando que os circuitos Somador / Subtrator binrio paralelo de 4 bits (Aula 7)
realizam a soma de dois nmeros A e B de 4 bits fornecendo uma sada composta de 5
bits onde chamamos de soma os quatro bits menos significativos ( S 3 S 2 S 1 S 0 ) e o
quinto bit S4 de estouro C4 conforme abaixo:
C4 C3 C2 C1 C0
A3 A2 A1 A0
B3 B2 B1 B0
S4 ( S3 S2 S1 S0 )
1 Para a Soma

Obteno do algarismo da esquerda (acender ou no o n
o
. 1 ou seja, o vai 1 na soma)

O algarismo da esquerda deve acender se e somente se estivermos fazendo uma soma
E esta soma for maior que 9, portanto:

- Passo 1: Podemos usar uma porta ( E ) AND com inversor numa entrada para
habilit-la a transmitir o nvel que estiver na outra entrada, ou seja se K = C
0
= 0
(sendo K a chave modo (T/C) da soma no Somador / Subtrator projetados na etapa 2
(Aula 7) nvel 0 invertido nvel 1 libera a porta ( E ) AND para a outra entrada.

- Passo 2: Na outra entrada da chave AND o nvel deve ser 1 se a soma > 9 ( OU ) se a
soma > 15 * (ocorre o estouro C
4
= 1) ento usamos um (OR) que permitir passar
adiante o nvel 1 para a sada do ( E ) que interligada convenientemente nos
segmentos b e c do display da esquerda ir acender o algarismo da esquerda ( 1 ):

* Observao: em circuito somador o resultado pode ser menor que 9 entretanto ser ao
mesmo tempo maior que 15, por exemplo: Resultado = 17 1 0010 os 4 bits menos
significativos da soma corresponde ao numero 2 < 9 e o quinto bit o estouro C
4
= 1
significa que o numero em decimal maior que quinze.

Esquematizando conforme descrito acima:
Ligar o C
0
na

1 Entrada do AND se for soma (C
0
= 0) 1 libera
Ligar na 2 Entrada do AND a sada do OR se a soma passar de 9 (OU) passar de 15











1 p/ display
da esquerda
acende
algarismo da
esquerda
se for soma Co = 0 1
libera
se for subtrao Co = 1 0
trava
se for soma Co = 0 1
libera
se for subtrao Co = 1 0
trava
1 quando soma passar de 9
carry
C'
4 = 1
indica se passar de 15
1
1 quando soma passar de 9
carry
C'
4 = 1
indica se passar de 15
1
carry
C'
4 = 1
indica se passar de 15
1


41
Considerando o esquema do primeiro Somador/ subtrator que foi projetado na etapa 2
(Aula 7) acrescentamos abaixo a soluo para o algarismo da esquerda.

- Passo 3: Achar o circuito que vai indicar quando a soma passar de nove conforme
abaixo:


















Soluo: o circuito que verifica se a
soma ( S3 S2 S1 S0 ) maior que 9
pode se obtido diretamente com o uso
do Mapa de Kanought mostrado
abaixo:










Esquematizando a soluo: S3.(S2 + S1)









se for soma Co = 0 1 libera
se for subtrao Co = 1 0 trava 1 p/ display
acende algarismo da
esquerda
carry C' 4
indica se passar de 15
1 quando passar de 9
C' 4

14
A 3 1
7483 A 2 3
A 1 8
A 0 10

4
B 3

16 15 S 3
B 2

4 2 S 2
B 1

7 6 S 1
B 0

11 9 S 0
13
C
0
= 0 1
modo = 0 soma A+B
modo = 1 subtrao A - B

T/C


?
S1S0
S3S2 0,0 0,1 1,1 1,0
0,0 0 0 0 1 0 3 0 2
0,1 0 4 0 5 0 7 0 6
1,1 1 12 1 13 1 15 1 16
1,0 0 8 0 9 1 11 1 10
S3.S2 + S3.S1
S3.(S2 + S1)
S
3
S
2
S
1

42
Acrescentando esta soluo no esquema do circuito anterior obtermos:



























Obteno do algarismo da direita

Quando a soma for maior que 9 precisamos corrigir o cdigo BCD para visualizao em
decimal, para isto usamos um outro somador / subtrator binrio de 4 bits interligando
convenientemente os outros circuitos para somar 0110 (6)*, conforme mostrado na prxima
figura.
* o algarismo da direita deve ser mostrado no display de 7 segmentos (maior valor = 9);
Numa soma decimal que ultrapassa a base (10), o algarismo da direita o total subtrado
da base (10) e o valor que ultrapassa o transporte (ou seja o vai 1), portanto, temos que
obter numero sinalizado (-10) usando o sistema de complemento a 2 (SMC2 = SMC 1 + 1)
que corresponde a somar (6 ) 0110 em binrio, como mostrado no exemplo abaixo:

Exemplo: 9 1001 ou seja 9+3 =(12 - 10) = 2 e vai 1, entretanto 1010 (10)
+3 +0011 SMC 1(inverte bit a bit) 0101
12 1100 (12) Cdigo BCD invlido +0001 ( 1)
+ 0110 ( 6) SMC2 (6) 0110 (-10)
1 0010 (18) Algarismo da direita corrigido ( 2 )







1 p/ display esquerdo

acende algarismo da
esquerda segmentos b e c


carry

C
4

1 quando passar de 9



14

A 3 1



7483
A 2 3
A 1 8
A 0 10

4
B 3 16 15 S 3
B 2 4 2 S 2
B 1 7 6 S 1
B 0 11 9 S 0
13
C0 = 0 1
modo =
0 soma A+B
1 subtrao A - B

modo =




S

3

S 2
S

1
Display
direito
1 libera
0 trava
se for soma Co = 0
se for subtrao Co= 1
1 se
passar de 15
T/C
Display
esquerdo

43
Se a soma for menor ou igual que 9 o segundo somador / subtrator com o C0 = 0 somar
zero (0000) ao binrio: S3 S2 S1 S0 que vai para o display da direita sem correo.




























Para a Subtrao:

Obteno de um DETECTOR DE SINAL DA SUBTRAO A B; Considerando os
exemplos a seguir:






















carry

C
4

1 quando passar de 9



14
A 3 1



7483
A 2 3
A 1 8
A 0 10

4
B 3 16 15 S 3
B 2 4 2 S 2
B 1 7 6 S 1
B 0
11
9 S 0
13
C0 = 0 1
modo =
0 soma A+B
1 subtrao A - B

modo =



S

3

S 2
S

1
1 libera
0 trava
se for soma Co = 0
se for subtrao Co= 1
1 se
passar de 15
T/C
C

4

sem uso


14

1

7483
3 15 3 dec
8
10 2 2


6 1 B

16
C

4
9 0 D

7

11

13







T/C





1 (soma>9 ou 15)

1

soma>9
ou
soma >15
soma
g f a b
e
d
c
.

g
b

c
.

A > B
8 - 5 = 3 0 0 1 1
5 0 1 0 1
1 0 1 0 c1
1
Q - 5 1 0 1 1 c2
8 1 0 0 0
1 0 0 1 1
positivo
C 4 resultado
A = B
4 - 4 = 0 0 0 0 0
4 0 1 0 0
1 0 1 1 c1
1
Q - 4 1 1 0 0 c2
4 0 1 0 0
1 0 0 0 0
positivo
C 4 resultado
A < B
4 - 9 = - 5 ` - 0 1 0 1
9 1 0 0 1
0 1 1 0
1
Q - 9 0 1 1 1
4 0 1 0 0
0 1 0 1 1 C 2 ` 0100
`010 1
C 4 negativo resultado = 0101

44
Concluso:

O sinal vai ser determinado pelo valor do estouro C
4
, portanto, podemos obter o circuito
que acende o segmento g do display da esquerda quando C
4
= 0 conforme soluo para
tabela verdade abaixo (o sinal de menos deve acender somente quando for subtrao
modo = 1 e o resultado negativo C4 = 0)






* Soluo:

a) Da expresso da soluo acima esquematizada conforme figura a seguir temos uma
Porta AND como uma chave: que ser Habilitada se a entrada MODO ( C
0
) = 1 (Chave
K do circuito T/C no modo subtrao) e passa adiante o nvel 1 quando invertemos C
4

= 0 (o resultado negativo), e a sada interligada ao display esquerdo no segmento g
ir acender o sinal de (negativo).














b) A sada interligada tambm na chave K do Circuito T/C e Co no segundo somador /
subtrator binrio de 4 bits aciona o complemento a 2 (SMC2) sobre o resultado
negativo obtido da subtrao do primeiro somador / subtrator binrio de 4 bits
corrigindo (executado o mdulo do no. negativo) o resultado (algarismo da direita) que
aparece no display da direita.


c) O circuito do somador / subtrator usado para correo na soma dever ser modificado
(figura a seguir) para que a entrada do numero A seja (0000) ligada no nvel 0 (terra),
sempre que o resultado na sada do primeiro somador / subtrator for um no. negativo,

C

4
MODO
?

0

0

0

0

1

1

C

4

.

M



* S olu o

1

0

0

1

0

0


_
carry C
4
C
0
= 0 1
Para display
esquerdo segmento g
Para som / sub
de correo

45
ou seja, C
4
= 0 e a operao que esta sendo realizada uma subtrao, ou seja, K =
C
0
= 1, permitindo que este segundo somador some 0, e neste caso execute apenas o
complemento a 2 necessrio para a correo do numero negativo para ser mostrado no
display da direita

Esquema da correo de resultado negativo de subtrao e para mostrar o sinal (menos)




















d) A correo considerada acima somente ocorrer quando a operao que esta sendo
realizada uma subtrao, ou seja, K = C0= 1, que resulta em sada 0 (terra) no
circuito ligado no display da esquerda, podemos portanto interligar esta sada na
entrada do numero A do circuito do somador / subtrator usado para correo na soma.

Considerando o esquema inicial e todas as modificaes realizadas at agora mostrado
seguir o Esquema completo da etapa 3 Projeto Final

2. Procedimentos Experimentais:
Observando o esquema completo mostrado na prxima figura do somador binrio de 4
bits com a correo BCD descrita nesta etapa sero necessrios os seguintes CIs 7408
AND, 7432 OR e 7404 Inversor, bem como o uso de mais um display.
2.1 Testar o funcionamento do mdulo ou kit de montagem.
2.2 Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1).
2.3 Numerar todos os pinos nos esquemas abaixo (considerando a numerao j
executada nas etapas 1 e 2) e esquematizar todas as interligaes: com o
decodificador BCD (CI 7448/7), display esquerdo, CIs da correo BCD incluindo o
segundo conjunto somador subtrator.




A - B

CI 7483

CI 7483

A

3

1

14

Estouro

0

1

14

A

2

3

Carrier out

C4

0

3

A

1

8

0

8

A

0

10

0

10

CI 7486

CI 7486

B

3


T

/ C



T

/ C



B

3

/ B

3

16



S

3

/ S

3

16





1 5

15

B

2






B

2

/ B

2

4

2



S

2

/ S

2

4

2





6

6

B

1






B

1

/ B

1

7

9



S

1

/ S

1

7

9









DISPLAY D
B

0






B

0

/ B

0

11



S

0

/ S

0

11





13

13

DISPLAY E

0

1



4



3



2



1



0



4



3



2



1



0


46
O esquema completo do somador binrio de 4 bits com correo BCD
















































p/ display esquerdo
segmentos b e c


7408


C 4 7432

S 2 74 32

7408

S 1
C' 4 C 4 sem uso
14

A 3 1
7483 1
7483
A 2 3 3 15 3
A 1 8 8
A 0 10 10 2 2

5 4

5 4 1
B 3 1 3 16 15 S 3 1 3 16
B 2 4 6 4 2 S 2 4 6 4 9 0
B 1 10 8 7 6 S 1 10 8 7
B 0 13 11 11 9 S 0 13 11 11
13 13
C
0
= 0 1

modo = 0 soma A+B

modo = 1 subtrao A - B
p/ display esquerdo
segmento g

branco _

7408

7404
7404
7486 7486
2,5,9,12 2,5,9,12
T/C 14 T/C


14




























7448 / 7









Decod.
f
g
a
b
c
d
e
15
14
13
12
11
10
9
6
2
1
7




g



f


e

d

g



f


e

d

c

.





e

d

c





e

d

c



a



b



a



b



g


f


a


b g


f


a


b g


f


a


b



e

d

c

.


47
O circuito acima ser implementado usando um ULA conforme seguir:

2.4 Numerar todos os pinos nos esquemas abaixo (considerando a numerao j
executada nas etapas 1 e 2) e esquematizar todas as interligaes: com o
decodificador BCD (CI 7448/7), display esquerdo, CIs da correo BCD incluindo a
ULA e o conjunto somador subtrator da correo..

2.5 Montar o circuito no mdulo do projeto final para uma Outra soluo: usando
UNIDADE LOGICA E ARITMTICA (ULA) CI 74181 fazendo todas as interligaes














48



CI 74181 Unidade Lgica e Aritmtica ULA























NOME DOS PINOS
Pino E/S Descrio
A
3
..A
0
entrada Primeiro operando
B
3
..B
0
entrada Segundo operando
S
3
..S
0
entrada Seleo da funo
M entrada Modo: 1=lgica; 0=aritmetica
C
N
entrada /Cin transporte de entrada invertido
F
3
..F
0
sada Resultado da operao
A=B sada Indica que A=B
G sada Gerou transporte (para carry look-ahead)
P sada Propagou transp.(para carry look-ahead)
C
N+4
sada /Cout transporte de sada invertido


FIG 1 LAY-OUT FUNCIONAL 74181


Pinos 3 4 5 6 1 0 0 1 SOMA A + B Pinos 14, 15, 17 outras funes
0 1 1 0 SUBTRAI A - B Pinos 12, 24 alimentao

Carry in: Cn = 1 SOMA
Cn = 0 SUBTRAO
Carry out: Cn+4 = 1 SOMA < 15 ou SUBTRAO < 0
Carry out: Cn+4 = 0 SOMA > = 15 ou SUBTRAO > 0

3
4
5
6

19
21
23
2

18
20
22
1

13
11
10
9

16

24

12

7

8

14
15
17

S
3

S
2

S
1

S
0


A
3

A
2

A
1

A
0


B
3

B
2

B
1

B
0


A=B
~P

~G

+5V

C
N +4


0 V

M

F
3

F
2

F
1

F
0


C
N



49
2.6 Testar o circuito preenchendo nas paginas seguintes, e descrevendo e
executando as contas a seguir, ESCREVENDO todos os resultados
intermedirios e no final desenhando o display (NAS FOLHAS A FRENTE)






























50



































S

=

A

+

B




S

<

9



51































S

=

A

+

B




S

=

9



52































S

=

A

+

B




S

>

9



53































S

=

A

-

B




A

>

B



54































S

=

A

-

B




A

=

B



55































S

=

A

-

B




A

<

B



56
AULA 10 - Projeto final etapa 4 (Seletor)

Objetivo: Circuitos Multiplexadores Digitais, e implementar seletor (etapa 4 do projeto final
mostrado na figura 1) usando CIs 74153.

1. Fundamentos Tericos: Referncia Livro Texto: Captulo 9.7 a 9.9

A figura 2 abaixo mostra o esquema de um mux 4:1 usando portas AND e OR e abaixo o
mesmo circuito usando portas de 2 entradas (CI 7408 e 7432):

figura 1: figura 2:






Etapa 4












1.1 Um MUX 4:1 como mostrado na
figura 2 pode ser simbolizado
conforme a seguir:

















A
1
A
0
S
0 0 I
0
0 1 I
1
1 0 I
2
1 1 I
3
MUX 4 : 1
I 0
I 1
I 2
I 3
A 0 A 1

Fig 1 CALCULADORA BCD
DECODIFICADOR
SELETOR 3:1
MONITOR

GERADOR
DE SINAIS
DE
CONTRLE
PULSO 1
PULSO 2

SOMADOR /
SUBTRATOR BCD
MODO
+ / -
REG A REG B
SINAL DISPLAY
CONTADOR BCD
I



Mux

4 X 1
I 0

I 1

I 2

I 3
S
A1 A0


57
1.2 O CI 74153 possui (2) dois circuitos MUX 4X1 conforme layout mostrado a seguir:

Layout do CI 74153 (2 x MUX 4: 1)













Considerando que para o projeto do SELETOR temos que selecionar 3 rotas, sendo
uma de cada vez para encaminhar os 4 bits do numero A, B e do resultado da Soma ou
Subtrao para decodificao no Display (da direita), e que cada CI s encaminha 2
bits para a suas duas sadas, ento precisamos de 2 CIs 74153 (dois MULTIPLEX 4:1)
que permitir com a interconexo do respectivos endereos A1 A0 encaminhar em
paralelo os 4 bits (cada mux 4:1 encaminha 1 bit).
CI 74153
2. Procedimentos Experimentais

2.1 Numerar o esquema abaixo de acordo com o layout do CI 74153 acima:

2.2 Usando o kit de montagem teste O MUX 1 e MUX 2 de dois CIs 74153:

TESTE DO MUX 1 e MUX 2: configure as entrada de dados e endereos conforme tabela abaixo e verifique
que para I
0
= 0(terra), I
1
=I
2
=I
3
= 1(no conectado) e A
1
= 0 , A
0
= 0 a sada C

= I
0
= 0 apaga o led
complete a tabela: para as sadas com S
1
e S
2
repetindo para os outros valores de A
1
e A
0


I
0
I
1
I
2
I
3
A
1
A
0
IS
1
IS
2

0 1 1 1 0 0 0 0
1 0 1 1 0 1
1 1 0 1 1 0
1 1 1 0 1 1


terra(0volts)








select
+5V strub
A0 Sada Mux 2
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
strub
A1 Sada Mux 1
select
74153
I
3
I
2
I
1
I
0

I
3
I
2
I
1
I
0



A
1
A
0

S
2

S
1




Mux 1
4 X 1




Mux 2
4 X 1
I
0

I
1

I
2

I
3

I
0

I
1

I
2

I
3

A
1
A
0


58
2.3 Esquematizar a seguir o seletor no modulo do projeto final definindo o encaminhamento
dos endereos e desenhando as interconexes correspondentes (exemplo mostrado em
aula), bem como colocando a NUMERAO dos pinos do CI 74153 conforme folha
anterior e completando a numerao j definida para a sada do somador S
3
S
2
S
1
S
0













































2.4 Colocar os CIs 74153 no mdulo do projeto e fazer apenas as ligaes da alimentao
incluindo os strubs conforme Layout e interligar os pinos de endereamento dos dois CIs.

A concluso desta etapa ser realizada no ltimo laboratrio (interligao final do seletor
com o somador/subtrator e os registradores A e B. e Controle).


Mux 1
4 X 1
A
1
A
0




Mux 2
4 X 1
A
1
A
0


Somador
S
3
S
2

S
1

S
0

Reg A

Q
3
Q
2

Q
1

Q
0

Reg B

Q
3
Q
2

Q
1

Q
0


7448

6 - S
3
2 - S
2

1 - S
1

7 - S
0

decodificador
DISPLA
Y
controle
Q
1


Q
0



Mux 1
4 X 1
A
1
A
0




Mux 2
4 X 1
A
1
A
0


74153
74153

59
AULA 11 - Projeto final etapa 5 (Pulso 1 e Pulso 2)

Objetivo: Implementao dos dispositivos Pulso 1 e Pulso 2 (chave sem rebatimento) que
sero usados respectivamente com clocks (gatilhos) dos dispositivos contador BCD e
gerador de sinais de controle conforme ilustrado na figura 1- etapa 6 abaixo.
















1. Fundamentos Tericos: Referncia Livro Texto: Captulo 5

Flip Flop SR ativado e desativado com nvel baixo: FF S R

























Exemplo de Aplicao:
a) A trepidao de um
contato mecnico
gera mltiplas
transies na
tenso;
b) latch NAND usado
para eliminar as
mltiplas transies
na tenso.

Fig 1 E T A P A 6
DECODIFICADOR
SELETOR 3:1
MONITOR

GERADOR
DE SINAIS
DE
CONTRLE
PULSO 1
PULSO 2

SOMADOR /
SUBTRATOR BCD
MODO
+ / -
REG A REG B
SINAL DISPLAY
CONTADOR BCD
I

60

Os circuitos Pulso 1 e Pulso 2 so dois flip-flop SR (lath - NAND) como chave anti-
rebatimento (debouncing anti-ruido sem-trepidao) conforme esquemas abaixo:

PULSO 1 PULSO 2













2. Procedimentos Experimentais

Testar o funcionamento do mdulo ou kit de montagem.

Colocar dois CIs 7400 ( 4 portas NAND - layout abaixo) no mdulo ou kit de montagem
e testar as portas do CI (Aula 1).

Numerar os esquemas acima de acordo com o layout fig abaixo.

Montar os circuitos dos esquemas numerados acima usando um CI 7400 para Pulso 1
e outro para o Pulso 2 no modulo do projeto final fazendo as interligaes
correspondentes.

5.1 Usar um fio ligado no terra (0 v comum) para colocar nveis 0 ou 1 (em aberto) nas
entradas e verificar a tabela verdade abaixo:













Fazer na sequencia
S R Q Q
1 1 X X liga = imprevisvel
1 0 0 1 Resetado
1 1 0 1 Repouso
0 1 1 0 Setado
1 1 1 0 Repouso
0 0 1 1 proibido
1 1 ? ?
assume
qq estado

1 2 3

61
AULA 12
Projeto final etapa 6 (Contador BCD)

Objetivo: Implementar um dispositivo que execute a contagem de 0 a 9 (BCD) para
introduo dos nmeros A e B na Calculadora BCD (figura 1 etapa 6) e um contador que
conte na seqncia 0-1-2-3-0
















1 Fundamentos Tericos: Referncia Livro Texto: Captulo 5

1.1 Dispositivos de Memria: CI 74LS76 (FF JK - ME) e CI 7490 contador de dcada

1.1.1 Esquematizar abaixo um circuito Contador assncrono modulo 4 (0-3) com flip-flop
FF JK ME, completando o desenho (conforme exemplo mostrado em aula) e
Numerando o esquema conforme os pinos no layout do CI 74LS76.












Clock(1Hz) ou Ligao (Pulso 1)



1
Ck
Q0 Q1
S0display S1 display
Q0 Q1

1
1 1
1
1 1
1

Fig 1 E T A P A 6
DECODIFICADOR
SELETOR 3:1
MONITOR

GERADOR
DE SINAIS
DE
CONTRLE
PULSO 1
PULSO 2

SOMADOR /
SUBTRATOR BCD
MODO
+ / -
REG A REG B
SINAL DISPLAY
CONTADOR BCD
I

Q0 Q1
pr1 pr0 cl1 cl0
Q0 Q1
ck1 Ck0 J1
J0
K0 K1
74LS76
2 1 3 4 5 6 7 8
9 10 11 12 14 15 16 13
V c c

62
O circuito acima pode ser usado como Gerador de Sinais de Controle no Projeto, entretanto
vamos usar o Contador Sncrono a ser Projetado na 8
a
etapa.


Verifique que o circuito dever seguir a seqncia da tabela abaixo para cada transio
negativa de clock
Lay out CI 7476












1.1.2 Esquematizar usando FF-JK ME, um contador de faixa (0-9) assncrono
completando o desenho (conforme exemplo mostrado em aula) e Numerando as
portas conforme layout do CI 74LS76 acima.















Para o teste do circuito siga a seqncia da tabela para cada transio negativa de clock.

Questo: descreva seguir quais so os CIs que utilizados
para este projeto (contador de faixa (0-9) assncrono)








Q0 Q1
pr1 pr0 cl1 cl0
Q0 Q1
ck1 Ck0 J1
J0
K0 K1
74LS76
2 1 3 4 5 6 7 8
9 10 11 12 14 15 16 13
V c c

Ck S1 S0
sem 0 0 0 inicio --> clear = 0
0 0 0 clock em 1 Hz
0 1 1
1 0 2
1 1 3
0 0 0

Q0 Q1
S0 S1
Q0 Q1
1
1 1
1
1 1
1
1
Q2 Q3
S2 S3
Q2 Q3
Ck
1
1 1
1
1 1
1
1

comb.
Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0

63
OBSERVAO: Usaremos um Contador de dcada do CI 7490 no Projeto final etapa 6
Contador BCD projeto a seguir:
1.1.3 Projeto do Contador BCD (FIG 1): - Esquematizar um circuito contador de dcada
considerando CI 7490 layout (FIG 2).
Sugesto: (linhas tracejadas ) Fazer a interligao do Q0 como o clock sncrono do
contador Q3Q2Q1 e ligar o Ck de entrada do contador Q0 usando o clock gerado pelo
circuito Pulso 1 (etapa 5)



FIG 1













CI 7490 (CONTADOR DE DECADA PSEUDO-SNCRONO) Lay out CI 7490 (FIG 2)

Funcionamento normal:

Os pinos 2 e 3 (interligados)
e conectados na posio 0
(terra)
Os pinos 6 e 7 (interligados)
e conectados na posio 0
(terra)

Zerar o contador:
Retirar e voltar para o terra
os pinos 2 3

Colocar a sada em nove:
Retirar e voltar para o terra
os pinos 6 7

1.1.4 Numere o desenho do

0, 1, 2, 3, 4
1
0 0 1
chave A chave B
( 0 ) ( 9 )
(normal) (normal) 1
14
2
13
3
12
4
NC
NC
11
5
+5V
10
6
9
7
8
0, 1

Q0


Pulso 1









7400


5 = +5V
ALIMENTAO
10
2 3
6 7
MANTM
Q2

Q3

Q1






64
esquema FIG 1 conforme Layout do CI 7490 e interligue com circuito Pulso 1 (etapa
5) repetindo a numerao dos pinos (CI 7400 )

2 Procedimentos Experimentais

2.1 Testar o funcionamento do mdulo ou kit de montagem.

2.2 Colocar um CI 74LS76 (FF JK - ME) no mdulo ou kit de montagem e montar o circuito
do item 1.1.1 considerando o esquema numerado de acordo com o layout do CI
74LS76

2.3 Testar o Contador assncrono modulo 4 (0 a 3) verificando a tabela verdade
correspondente.

2.4 Monte o circuito esquematizado no item 1.1.3 contador BCD (CI 7490) no modulo do
projeto final, interligando Q3 Q2 Q1 Q0 respectivamente aos pinos 6, 2, 1, 7 do dec
BCD (7448) para visualizao no Display.

2.5 Teste o contador BCD verificando a tabela verdade correspondente.











Verifique que o circuito dever seguir a seqncia da
tabela para cada transio negativa de cl







2.6 Instale o CI 7476 e no modulo do projeto final preparando para a prxima etapa









Ck
comb.
Q3 Q2 Q1 Q0 se quizer comear no 0000 colocar
0 0 0 0 0 os pinos 2 e 3 temporariamente em 1 e voltar para 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
0 0 0 0 0

65

AULA 13 Projeto final etapa 7(Gerador de sinais de controle)

Objetivo: Implementar o circuito gerador de sinais de controle atravs do projeto de um
contador sncrono (faixa 0-1-2-0) usando o CI 7476 (2 x FF JK ME)

1. Fundamentos Tericos: Referncia Livro
Texto: Captulo 5.16 a 5.18; 7.15, 7.18 a
7.22








GERADOR DE SINAIS DE CONTROLE
CONTADOR SINCRONO DE (0 a 2)



fig 1 etapa 7

Descrever a seguir um Projeto para um contador sncrono: Seqncia 0-1-2-0

Diagrama de Estados Soluo: mapa de Karnough duas variveis




















SINAL DISPLAY
DECODIFICADOR
MONITORES
SOMADOR /
SUBTRATOR
REG B
PULSOS 2
GERADORES
DOS SINAIS
DE
CONTROLE
PULSOS 1 CONTADOR BCD
REG A
SELETOR 3:1
BCD
MODO
`+/-
Gerador
de Sinais
de
controle

66
Esquematizar a soluo: fazendo as interconexes segundo os valores encontrados
para J1, K1, J0, K0 e Numerando o desenho abaixo conforme os pinos do layout do CI
7476.
.
























Interligar o Clock de entrada Ck usando o circuito Pulso 2 (indicando a numerao dos
pinos correspondentes da Aula 5)


2. Procedimentos Experimentais

2.1 Monte o circuito do esquema numerado no item 1.1 GERADOR DE SINAIS DE
CONTROLE (CI 7476) no modulo do projeto final, interligando as sadas Q1 e Q0 a
dois leds (circuito Monitor).

2.2 Testar o funcionamento do circuito Gerador de Sinais de Controle conferindo a
visualizao dos 3 (trs) sinais de controle na seqncia 00-01-10-00 com os dois leds
(circuito Monitor).

2.3 Observar as interligaes necessrias de acordo o planejamento (fig 1) visando a
prxima etapa:

Q1 Vai p/ REG A, Q0 vai p/ REGA e as duas sadas Q1 Q0 vo como entradas de
endereo dos Mux 4:1do Seletor.

Pulso 2








7400


Q0 Q1
pr1 pr0 cl1 cl0
Q0 Q1
ck1 Ck0 J1
J0
K0 K1
74LS76
2 1 3 4 5 6 7 8
9 10 11 12 14 15 16 13
V c c
Q1 Q0
Q
1

Q
0

K1
K0
J1
Ck
1
1
J0

67
AULA 14 - Projeto final etapa 8 (Registrador A e B)

Objetivo: apresentar circuitos integrados 7475, execuo da etapa 8 do trabalho final no
modulo implantando os registradores A e B.

1. Fundamentos Tericos: Referncia Livro Texto: Captulo 5.16 a 5.18; 7.15, 7.18 a 7.22

1.1 Registradores

So dispositivos bsicos de memria
baseados em Flip Flop tipo D podendo
ter um clock acionado por nvel conforme
figura a seguir

Um registrador esttico de 4 (quatro) bits
construdo portanto com uso de 4
(quatro) FF- D sncronos que existem no
CI 7475 bastando interligar os respectivos Clocks que por sua vez j so
interligados dois a dois conforme o layout do CI ao lado:

1.2 Esquematizar um Registrador esttico de 4 bits. (4 FF D com CK sncrono).















1.3 Numerar o esquema conforme os pinos do layout
do CI 7475 acima.

1.4 Para concluir o projeto do registrador devemos
Interligar os Clocks 1 e 2










Ck
0 Desabilita
1 Habilita (enable)
copia o dado na sada QD
Q
Q
D

D

Q3
Q2
Q1
Q0
Q3
Q2
NC
NC
NC
NC
Q1
Q0
D3
D2















D1
D0
Ck 2
D
D
D
D
Ck 2
Ck 1
Ck 1



Q
2



Q
3



D
2



Q
0



Q
1




Q
3




Ck

2



D
0




Q
1


C

K1



D
1





Q
2




D
3





Q
0




16


15


14


13


12


11


10


9


1

2

3

4

5

6

7

8



5 V



7475




68
1.5 Esquematizar os circuitos para o Registrador A
e B desenhando todas as interligaes
conforme planejamento Fig 1 e as etapas
anteriores.







1.5.1 Esquematizar o circuito para o Registrador A,
numerando e interligando adequadamente:
7475






7490




















* Lembrar da definio de endereamento do seletor:
Exemplo: Q
1
Q
0
= A
1
A
0
(seletor)
0 0 Resultado (soma / subtrao)
0 1 REG A
1 0 REG B
Neste exemplo o Ck aqui tem que ser o interligado no Q
0

Fig 1 E T A P A 8
DECODIFICADOR
SELETOR 3:1
MONITOR

GERADOR
DE SINAIS
DE
CONTRLE
PULSO 1
PULSO 2

SOMADOR /
SUBTRATOR BCD
MODO
+ / -
REG A REG B
SINAL DISPLAY
CONTADOR BCD
I



contador

Q3
Q 2
Q 1
Q 0

Somador 7 483


A
3

A
2

A
1

A
0

ULA
74181




Mux 1



4 X 1

A
1



A
0







Mux 2



4 X 1



A
1






A
0








Mux 1



4 X 1

A
1



A
0






Mux 2



4 X 1



A
1



A
0




7415 3


74153



= + 5 V
= terra
5
12

Q3

Q2

Q1
Q0

Q3
Q2
NC
NC
NC
NC
Q1
Q0
D3
D2















D1
D0
Ck =
D
D
D
D
1 Habilita
0 DESABILITA

Controle *
Q
1

Q
0




69

1.5.2 Esquematizar o circuito para o Registrador B, numerando e interligando
adequadamente
7475















7490













* Lembrar da definio de endereamento do seletor:

Exemplo: Q
1
Q
0
= A
1
A
0
(seletor)
0 0 Resultado (soma / subtrao)
0 1 REG A
1 0 REG B

Neste exemplo o Ck aqui tem que ser interligado no Q
1




contador
Q3
Q2
Q1
Q0

Somador 7483

A
3
A
2

A1
A0
ULA
74181



Mux 1

4 X 1
A
1

A
0




Mux 2

4 X 1

A
1

A
0




Mux 1

4 X 1
A
1

A
0




Mux 2

4 X 1

A
1

A
0


74153

74153


= + 5 V
= terra
5
12


Q3
Q2
Q1
Q0
Q3
Q2
NC
NC
NC
NC
Q1
Q0
D3
D2















D1
D0
Ck =
D
D
D
D
1 Habilita
0 DESABILITA
Controle *
Q1
Q0



T / C 7486

B
3
B
2

B
1

B
0


ULA 74181


70
2 Procedimentos Experimentais
2.1 Testar o funcionamento do mdulo ou kit de montagem.
2.2 Montar no modulo 8810 ou Kit de montagem e testar os Dois CIs 7475.
2.3 Monte o circuito do esquema numerado no item 1.5.1 e 1.5.2 no modulo do projeto
final, fazendo todas as interligaes previstas voltando na etapa 4 para completar as
conexes do seletor.

Projeto Final Concluso

1. Exerccio: esquematizar um circuito com portas AND para que acenda os segmentos
correspondentes do display da esquerda (negativo ou no 1) se e somente se o
display da direita estiver mostrando o resultado.


















Soluo:













2. Esquematizar todas as interligaes do projeto conforme o planejamento (da figura
pg 3): Exemplo prxima pagina.

SELETOR 3:1
10
10
1
00
00
01
01
1
Q1
Q0
SOMADOR /
SUBTRATOR
BCD
?
g
b
c
SELETOR 3:1
10
10
1
00
00
01
01
1
Q1
Q0
?
g
b
c
SELETOR 3:1 SELETOR 3:1 SELETOR 3:1
REG A
CONTADOR BCD
10
10
1
10
10
1
10
10
1
00
00
00
00
00
00
01
01
1
01
01
1
01
01
1
01
01
1
Q1 Q1
Q0 Q0
MODO
+ / -
DISPLAY
?
g
b
c
SINAL( g )
ESTOURO
( b e c )
GERADOR DOS
SINAIS DE
CONTROLE
MONITORES
PULSOS 1
PULSOS 2
REG B
DECODIFICADOR

Ck

11

1 6
14 10
Ck

Q1 Q0
Ck

g

f

a

b

e

d

c

.

g

f

a

b

e

d

c

.

g

f

a

b

e

d

c

.

estouro

sinal


71
3. Desenhar um ESQUEMA COMPLETO DO PROJETO FINAL DO LABORATRIO
Completando a numerao e interligando o Esquema de acordo com cada etapa.





































4. CONCLUSO: Executar todas as conexes necessrias e testar o projeto.







g f a b
e d c .
g f a b
e d c .
g f a b
e d c .
f g a b c d e
15 14 13 12 11 10 9
6 2 1 7
S3 S2
7448
Decodificador
S1 S0
g f a b
e d c .
g f a b
e d c .
f g a b c d e
15 14 13 12 11 10 9
6 2 1 7
S3 S2
7448
Decodificador
S1 S0
f g a b c d e
15 14 13 12 11 10 9
6 2 1 7
S3 S2
7448
Decodificador
S1 S0
11 8 9 12
14
Q3 Q2 Q1
CONTADOR
Q0
11 8 9 12
14
Q3 Q2 Q1
CONTADOR
Q0
11 8 9 12
14
Q3 Q2 Q1
CONTADOR
Q0
16 15 10 9
2 3 6 7
REG A
16 15 10 9
2 3 6 7
REG B
4
4
16 15 10 9
2 3 6 7
16 15 10 9
2 3 6 7
REG B
4
4
S3
S2
S1
S0
S3
S2
S1
S0
ULA
SOMADOR
/SUBTRATOR
A3
A2
A1
A0
B3
B2
B1
B0
+ / -
No.Neg
ULA
SOMADOR
/SUBTRATOR
A3
A2
A1
A0
B3
B2
B1
B0
+ / -
estouro
NC
NC
4
5
6
7
9
10
11
12
NC
2 14
2 14
4
5
6
7
2 14
9
10
11
12
2 14
NC
NC
NC
4
5
6
7
9
10
11
12
NC
2 14
2 14
4
5
6
7
2 14
9
10
11
12
2 14
NC
b,c b,c
g g
b c
g
b c
g g
estouro
no.neg
Q1 Q0
Ck
11
1 6
14 10
Q1 Q0
Ck
Q1 Q0
Ck
15