Circuito assncrono

Um circuito assncrono, um circuito lgico digital sequencial que no

regido por um circuito de relgio ou sinal de relgio global. Em vez disso,
eles frequentemente usam sinais que indicam a concluso de instrues e
operaes, indicados por protocolos de transferncia de dados simples. A
maioria dos dispositivos digitais de hoje usam circuitos sncronos. No
entanto circuitos assncronos tm o potencial de ser mais rpido, e pode
tambm ter vantagens em menor consumo de energia, a interferncia
eletromagntica inferior, e melhor modularidade em grandes sistemas.
Circuitos assncronos so uma rea ativa de pesquisa em design de lgica
digital.

Circuitos Sincronos vs assncronos.

Recordando, existem circuitos sequenciais e combinacionais, sendo que nos
circuitos combinacionais a sada depende somente da entrada, enquanto
que nos circuitos combinacionais a sada depende alm das entradas de um
sinal de realimentao. Os circuitos sequencias so divididos em circuitos
sncronos e assncronos.

Em circuitos lgicos sncronos, um oscilador eletrnico gera uma srie de

impulsos espaados igualmente chamado o sinal de relgio. O sinal de
relgio aplicado a todos os elementos de memria no circuito, chamadas
flip-flops. A sada dos flip-flops altera apenas quando disparado pela borda
do impulso de relgio, de modo que alteraes nos sinais lgicos em todo o
circuito comeam todos ao mesmo tempo e em intervalos regulares,
sincronizados pelo relgio. As sadas de todos os elementos de memria de
um circuito, chamado de estado do circuito. O estado de um circuito de
sincronismo altera apenas no impulso de relgio. As alteraes no sinal
exigem uma certa quantidade de tempo para se propagar atravs das
portas lgicas no circuito. Isto chamado de atraso de propagao. O
perodo do sinal de relgio feito por tempo suficiente para que a sada de
todas as portas lgicas, tenham tempo para resolver para valores estveis
antes do prximo pulso de clock. Enquanto essa condio for atendida, os
circuitos sncronos iro operar de forma estvel, de modo que eles so
fceis de projetar.
No entanto, uma desvantagem dos circuitos sncronos que eles podem ser
lentos. A taxa mxima de relgio possvel determinada pela lgica do
caminho com o retardo de propagao mais longo, o chamado caminho
crtico. Ento caminhos lgicos que completam suas operaes
rapidamente esto ociosos a maior parte do tempo. Outro problema que o
sinal de relgio amplamente distribudo tem um monte de poder, e deve ser
executado se o circuito est recebendo estimulos ou no.

Em circuitos assncronos, no existe nenhum relgio, e o estado dos

circuitos alteram logo que a entrada muda. Uma vez que eles no tm de

esperar por um pulso de clock para comear a processar as entradas,

circuitos assncronos podem ser mais rpidos do que circuitos sncronos, e
sua velocidade teoricamente limitada apenas pelos atrasos de propagao
das portas lgicas. No entanto, os circuitos assncronos so mais difceis de
projetar e sujeitos a problemas que no so encontrados em circuitos
sncronos. Isto acontece porque o estado resultante de um circuito
assncrono pode ser sensvel aos tempos de chegada relativos de entradas
nos portes. Se transies em duas entradas chegam quase ao mesmo
tempo, o circuito pode entrar em um estado errado dependendo ligeiras
diferenas nos atrasos de propagao das portas. Isso chamado de uma
condio de corrida. Em circuitos sncronos este problema menos grave,
porque as condies de corrida, s podem ocorrer devido a entradas de fora
do sistema sncrono, entradas assncronas. Embora alguns sistemas digitais
completamente assncronos foram construdos (ver abaixo), hoje circuitos
assncronos so tipicamente usados em algumas partes crticas de sistemas
sncronos de outra forma, onde a velocidade um prmio, tais como
circuitos de processamento de sinal.

Fundamentao terica

A lgica assncrona um termo usado para descrever uma variedade de

estilos de design, que utilizam diferentes hipteses sobre as propriedades
do circuito [1] Estes variam a partir do modelo atraso includo -. Que utiliza
elementos de processamento de dados convencionais com a concluso
indicada por um modelo atraso gerado localmente - projeto para atrasarinsensitive - onde os atrasos arbitrrios por meio de elementos de circuito
podem ser acomodados. O ltimo estilo tende a produzir circuitos que so
maiores do que as implementaes de dados em pacotes, mas que so
insensveis layout e variaes parametricas e so, portanto, "correct by
design".

A lgica assncrona a lgica necessria para a concepo de sistemas

digitais assncronas. Estes funcionam sem um sinal de relgio e elementos
lgicos de modo individuais no podem ser invocados para ter um
verdadeiro estado discreto / false em um determinado momento. A lgica
booleana inadequada para isso e por isso so necessrias extenses. Karl
Fant desenvolveu um tratamento terico deste em seu trabalho de design
Logicamente determinou em 2005 que usou a lgica de quatro valorizado
com nulo e intermedirio sendo os valores adicionais. Esta arquitetura
importante porque quase atraso insensvel. [2] Scott Smith e Jia Di
desenvolveu uma variao ultra-low-power de nulo Conveno Lgica de
Fant que incorpora CMOS multi-limite. [3] Esta variao denominado Multilimiar Null Conveno Logic (MTNCL), ou alternativamente sono Conveno
Logic (SCL). [4] Vadim Vasyukevich desenvolveu uma abordagem diferente
com base em uma nova operao lgica que ele chamou venjunction. Isso
leva em conta no apenas o valor atual de um elemento, mas tambm a
sua histria. [5]

Redes de Petri so um modelo atraente e poderoso para o raciocnio sobre

circuitos assncronos. No entanto, redes de Petri tm sido criticadas por sua
falta de realismo fsico. Posteriormente as Redes de Petri outros modelos da
concorrncia foram desenvolvidas que podem modelar circuitos
assncronos, incluindo o modelo de ator e processo de clculo.

Beneficios

Uma variedade de vantagens tm sido demonstradas por circuitos

assncronos, incluindo tanto Delay Insensitive (QDI) circuitos Quasi
(geralmente aceitou ser a forma mais "pura" da lgica assncrona que
mantm a universalidade computacional) e formas menos puras de circuito
assncrono que utilizam restries de tempo para maior desempenho e
menor rea e potncia:

Desvantagens
-> rea de sobrecarga pode ser at o dobro do nmero de circuitos elementos
(transistores), devido adio de deteco de concluso e design-para-teste de
circuitos
-> Menos pessoas so treinados neste estilo em relao ao projeto sncrono
-> Projetos sncronos so inerentemente mais fcil de testar e depurar do
que os projetos assncronos.
-> Relgio gating em projetos sncronos mais convencionais uma
aproximao do ideal assncrona e, em alguns casos, sua simplicidade pode
superam as vantagens de um design totalmente assncrona.
-> Desempenho (velocidade) de circuitos assncronos pode ser reduzida em
arquiteturas que requerem entrada-completude (caminho de dados mais
complexo).

Os protocolos de comunicao
Existem vrias maneiras para criar canais de comunicao assncronas.
Normalmente, o remetente indica a disponibilidade de dados com um
pedido, Req, e o receptor indica a concluso com um sinal de confirmao, o
ACK, o que indica que ele capaz de processar os novos pedidos; este

processo chamado de um aperto de mo. As diferenas residem na forma

como esta sinais so codificados.
Protocolos
H duas famlias de protocolo em circuitos assncronos, que diferem na
maneira como os eventos so codificados:

Eles podem ser representados por qualquer transio de um fio, de 0 a 1,

bem como 1 a 0. Isto chamado de sinalizao de transio, o protocolo de
duas fases, um meio de codificao handshake ou no-retorno a zero

Ou os sinais podem exigir uma reinicializao antes de outras operaes so

executadas. Por exemplo, o remetente repe os fios de pedido uma vez que
o reconhecimento recebido, e o receptor repe o reconhecimento depois.
Este o quatro fases aperto de mo protocolo, de quatro fases, ou Returnto-Zero codificao. Apesar de ser aparentemente mais complicado, as
implementaes no nvel do circuito so geralmente mais rpido e mais
simples.
Esta distino bsica no leva em conta a grande variedade de protocolos.
Estes eventos podem codificar os pedidos e reconhecimentos nica ou
codificar os dados, o que leva s codificaes populares multi-fio. Um monte
de outros protocolos, menos comuns tm sido propostas. Aqueles incluem o
uso de um fio nico de pedido e reconhecimento, usando vrias tenses
significativas, utilizando apenas pulsos ou equilbrio horrios, a fim de
remover as travas.
Codificao de dados [editar]
Existem vrias maneiras para codificar dados assncronos em circuitos. A
codificao mais bvia, semelhante ao que pode ser encontrado nos
circuitos sncronos, a codificao de dados empacotados, que utiliza um
fio por bit de dados e um fio separado pedido. Outra forma comum para
codificar os dados a utilizao de fios mltiplos para codificar um nico
dgito: o valor determinado pelo fio no qual o evento ocorre. Isso evita
alguns dos pressupostos de atraso necessrias com codificao de dados
agrupados, uma vez que o pedido e os dados no so mais separados.

Codificao de dados empacotado [editar]

Esta a mesma codificao de circuitos sncronos: utiliza um fio por bit de
dados. O pedido eo reconhecimento so enviados em fios separados com
vrios protocolos. Estes circuitos geralmente assumem um modelo
delimitadas atraso, os sinais de concluso sendo adiada por tempo
suficiente para os clculos a ter lugar.

Tais circuitos so muitas vezes referidos como micropipelines, se utilizar um

protocolo de duas fases ou quatro fases, mesmo que a palavra foi
inicialmente introduzido por bifsicos-dados empacotados.

Codificao multi-rail [editar]

Aqui, o pedido no enviado em um fio dedicado: est implcito, quando a
transio acontece em um fio. Qualquer m de n encoding pode ser usado,
onde um dgito representado por m transies de n fios, ea recepo
dessas transies equivalente a um pedido, com a vantagem de que esta
comunicao atraso e minsculas. Normalmente, uma codificao de uma
quente (1 de N) o preferido. Eles podem representar um dgito na raiz n.

Codificao dual-rail de longe o mais comum, principalmente com um

protocolo de quatro fases que tambm chamado de codificao de trs
estados, uma vez que tem dois estados vlidos (10 e 01, aps uma
transio) e um estado de reposio (00). Outra codificao comum, o que
leva a implementao mais simples do que um quente de duas fases de
dupla via frrea, quatro estado codificao, ou codificado nvel duplocarril, que usa um bit de dados e um bit de paridade para atingir um
protocolo de duas fases.

https://en.wikipedia.org/wiki/Asynchronous_circuit