Based on PowerPoint Overheads for

Sedra/Smith
Microelectronic Circuits 5/e
Chap. 9 Operational-Amplifier and
Data-Converter Circuits
Captulo 4 (Conversores de sinal) Foi
dado 9.7, 9.8, 9.9.1 a 9.9.4.
Para o estudo das portas lgicas bsicas
CMOS deve-se ver tambm 10.3.1 a 7.
Recorde-se que 10.1 e 10.2.1 a 3 j foi
dado no captulo de MOS (inversor
CMOS).
Prope-se os problemas ex (exercices)
9.31 a 9.33 e 9.35.

2004 Oxford University Press.

1
1. Sinais digitais
A maioria dos sinais fsicos so analgicos
a particular os provenientes de transdutores
para os recuperar usa-se em geral um amplificador de baixo rudo diferencial e
um filtro
Quando necessrio processar o sinal em geral mais preciso e
econmico fazer processamento de sinal digital
digital signal processing (DSP)
sinal digital binrio:
sinal tem apenas dois nveis
possveis
1 e 0
exemplo sinal de lgica positiva
1=5V e 0=0V

Figure 1.8 Variation of a particular

binary digital signal with time. 2
2. Portas lgicas bsicas
tabela equao
a: Inversor Lgico
vI vO
1 0 vO = vI
0 1

10110100
01001011
Figure 1.28 A logic inverter operating
from a dc supply VDD : vI = 0 or VDD

base 2 nmero base 10

10110100 = 27+25+24+22 = 128+32+16+4 = 180
01001011 = 26+23+21+20 = 64+8+2+1 = 75 3
2. Portas lgicas bsicas

a: Inversor Lgico

esquema do inversor CMOS vI vO = vI

smbolos TMOS

vO = v I
vI

4
2. Portas lgicas bsicas

b: E Lgico c: OU Lgico d: E negado e: OU negado

AND OR NAND NOR
tabela tabela tabela tabela
vI1 vI2 vO vI1 vI2 vO vI1 vI2 vO vI1 vI2 vO
0 0 0 0 0 0 0 0 1 0 0 1
1 0 0 1 0 1 1 0 1 1 0 0
0 1 0 0 1 1 0 1 1 0 1 0
1 1 1 1 1 1 1 1 0 1 1 0

equao equao equao equao

v O = v I1 v I 2 v O = v I1 + v I 2 v O = v I1 v I 2 v O = v I1 + v I 2
smbolo smbolo smbolo smbolo

5
2. Portas lgicas bsicas

6
2. Portas lgicas bsicas esquema de portas CMOS
associao srie e/ou paralelo de transstores a partir do inversor CMOS
CMOS AND e OR negando
NAND e NOR

Figure 10.12 A two-input

Figure 10.13 A two-input
CMOS NOR gate.
CMOS NAND gate.

Y s 0 (VY=0) quando Y s 1 (VY=VDD) quando

QNA e QNB esto os dois QPA e QPB esto os dois ON
ON A e B = 1 AeB=0
(VA e VB = VDD) (VA e VB = 0) 7
2. Portas lgicas bsicas esquemas de portas CMOS
com associao srie e paralelo de transstores numa estrutura do inversor
bsico pode-se aumentar o nmero de entradas ou obter funes complexas

Figure 10.16 Four-input NOR gate Figure 10.17 Four-input NAND gate.

Figure 10.15 Two-input

OU exclusivo: Funo bsica muito usada Exclusive-OR (XOR) function

Y s 0 (VY=0) quando AB = 11 ou 00 (VA e VB = VDD ou VA e VB = 0)

Y s 1 (VY=0) quando AB = 01 ou 10 (VA=0 e VB = VDD ou VA = VDD e VB = 0)
Note-se que o circuito N (Pull-Down) dual do P (Pull-Up) 8
2. Portas lgicas bsicas: EXERCCIO AD/DA1 (Sedra 10.3.4 e 5)

Dado: Porta lgica de 4 entradas da figura.

Pedido: Funo lgica que executa a porta
Note-se que o
A B C D Y A B C D Y circuito N
0 0 0 0 1 1 0 0 0 1 (Pull-Down)
0 0 0 1 1 1 0 0 1 1 dual do P
0 0 1 0 1 1 0 1 0 1 (Pull-Up): Nem
0 0 1 1 1 1 0 1 1 0 sempre assim
0 1 0 0 1 1 1 0 0 0
(no
necessrio mas
0 1 0 1 1 1 1 0 1 0 suficiente)
0 1 1 0 1 1 1 1 0 0
0 1 1 1 1 1 1 1 1 0 Figure 10.14 CMOS
complex gate.

Y=0 (VY=0) quando: A=1 (VA= VDD) e B=1 (VB=VDD) ou CD=11 (VC=VD=VDD)
Y=1 (VY=VDD) quando: A=0 (VA= 0) ou B=0 (VB=0) e C ou D=0 (VC=VD=VDD)

Y=A + [ (C + D)] = A [B + (C D)]

No soluo eficiente mas possvel realizar qualquer funo lgica em
CMOS decompondo a funo e associando PMOS e CMOS em srie e paralelo 9
como neste exerccio ou na realizao do OU Exclusivo (pagina anterior)
3. Converso de sinais

1. Conversor Analgico-Digital ADC

a) Analgico Discreto (amostragem e
reteno sample & hold)
b) Discreto Digital (nmero binrio ou
palavra digital com N-bits)

2. Processamento Digital (algortmos) D

S
ex: filtragem, clculos, recuperao, . . . P

3. Conversor Digital-Analgico DAC

a) Digital Discreto (sample & hold)
b) Discreto Analgico (filtragem)
Figure 9.37 A/D and
D/A converters
10
3. Converso de sinais

Discreto Palavra Digital

Figure 9.37 The A/D and D/A converters as circuit blocks.

converter a gama de variao dum Ex: N=4 8 nveis
sinal analgico V numa palavra
7
digital com N-bits (bit: binary digit) LSB qmx
em portugus dgito binrio contra censo 6

sinal discreto com 8 nveis

: dgito vem de dedo (10) q 5
D2 = b1 b2 b3 .... bN (
X: bX = 0 ou 1)

sinal analgico
4

2N nveis 2N-1 saltos bit 3

menos significativo (LSB = Least
2
significant bit) = resoluo (da converso
AD) = 2 mximo erro de 1
quantificao (q) = V / (2N - 1) 0

N
complexidade do circuito Palavra digital 0101 11
3. Converso de sinais: EXERCCIO AD/DA2 (ex.9.31)
Dado: Sinal analgico de 0 a 10 V converter num digital de 8 bits.
Pedido: Resoluo em V; sinal digital 6V e 6,2V; q em V e em %
da entrada e da entrada mxima para ambos os sinais; q mximo
em % da entrada mxima

Vmax=10V e N=8 28 = 256 nveis (0 a 255) resoluo r =

=10/(256-1) = 39,22 mV;
Para 6 V/ 39,22 mV= 153 = 27+24+23+20 10011001 na base 2
Para 6,2 V / 39,22 mV = 158,1 158 = 27+24+23+22+21 10011110
na base 2;
q (6V) = 0 e q (6,2V) = (158 158,1) r = 3,92 mV = 0,06%in =
0,039%max
q (
Vmax) = r/2 = 19,61 mV = 0,196%max
12
3. Converso de sinais: EXERCCIO AD/DA2
Dado: Sinal analgico de 2 V a 5 V.
Pedido: Qual o nmero de bits para converter com erro < 0,1 V?
Quanto vale LSB?

Vmax=5
(2)=7V qmax = Vmax / [2 (2N1)] < 0,1 V N > 5,17
N = 6. Verificao: max = 0,0556 V < 0,1 V.
LSB = Vmax / (2N1) = 2 max = 0,111 V

13
4. Amostragem e reteno Analgico Discreto
Sample&Hold vI
vS = controlo do interruptor
(sinal de relgio)
durao & perodo TS
1/TS = fS = frequncia do relgio vS
Para vI com fmax = fI fS tem de se ter
pelo menos fS > 2fI para se recuperar
o sinal analgico
WhittakerNyquistKotelnikovShannon
teorema da amostragem vO
Interruptor vS
amostra
vO
vI Retentor

Figure 9.36 Periodically sampling an analog signal. (a) Sample-and-hold (S/H) circuit.
(b) Input, (c) Sampling (HI seconds & period T) and (d) Output signals waveform. 14
4. Amostragem e reteno
Analgico Discreto - circuito

Interruptores MOS vS Isolador

vS
Interruptor vO
vI vO
vI Retentor

vS
vI vO Sample & Hold (S/H)
on= RSonC << off= RSoffC
se RSon << RSoff
vS
amostra rpido (on) e retm
Figure 10.24 Two voltage-controlled longo (off)
switch: (a) single NMOST ; (b) CMOS. 15
4. Amostragem e reteno
exemplo: DAC + S&H + Isolador + Filtro PBx

D2 vS

vI vO

D2 = 101.110.111.101.011.001.000.010.101 Sequncia de Palavras

111
vO 110 Digitais de 3 bits D2
101
100
que geram sada do DAC
011 vI que aps recuperao
vI 010
pelo S&H filtrado para se
001
000 obter o sinal analgico vO
Figure 9.38 Output Analog samples of a D/A converter fed a sample-and-hold to 16
obtain a staircase waveform after filtered smooth waveform.
5. DAC: Resistncias de relao binria Binary-Weighted Resistors
SN = LSB
least significant bit
S1 = MSB
most significant bit
D2 = b1 b2 b3 .... bN
Figure 9.39 An N-bit D/A converter:
binary-weighted resistive ladder network
OpAmp amplificador inversor GV = Rf / Ri
vO = VREF (R/2) / [(bN 2N-1 R) // ... // (b1 R)]

para D2 = 0001 (1) vO = (VREF / 2) / 23 = VREF 1/16

para D2 = 1001 (9) vO = (VREF / 2) / [1
23 // 1] = VREF 9/16
para D2 = 1111 (15) vO = (VREF / 2) / (23//22//2//1) = VREF 15/16

ateno: VREF 15/16 < VDC para evitar saturao; Rmax/Rmin >> 1
17
5. DAC: Resistncias R-2R em escada Resistors Ladder Network

R 2R R 2R R R SN = LSB
least significant bit
.........
S1 = MSB
most significant bit
D2 = b1 b2 b3 .... bN =
= 2N-1b1+...+bN = D10

Figure 9.40 DAC utilizing an R-2R ladder network.

1. Em cada n da escada a corrente dividida por 2 (2R//2R):
I1 = 2 I2 = 22 I3 = ... = 2N-1 IN = VREF / 2R
2. Os comutadores ligam cada degrau (n) da escada
referncia: real (1) se bX=0; ou virtual (2) se bX=1: iO = IX bX
para X=1,...,N 18
5. DAC: Resistncias R-2R em escada
V ref R 2R SN = LSB
least significant bit
2R 2R 2R
b1 bN
Rf S1 = MSB
b2
most significant bit
V O D2 = b1 b2 b3 .... bN
MSB LSB iO = 2N-1b1+...+bN = D10

3. iO = I1 (b1 + b2 / 2 + b3 / 22 + ... + bN / 2N-1) com I1 = VREF / 2R

4. vO = Rf iO = VREF (b1/2 + b2 / 22 + b3 / 23 + ... + bN / 2N) Rf / R =
= VREF (Rf /R) D10 2N proporcional a D10 (palavra decimal)
5. VREF < VDC (R/Rf) / (b1 / 2 + b2 / 22 + b3 / 23 + ... + bN / 2N)

ateno: Rmax /Rmin=2 Resistncias com mesma ordem de grandeza

19
5. DAC: Resistncias R-2R em escada EXERCCIO AD/DA3
V ref R 2R
Dado: 5 bits de entrada,
2R 2R 2R
Rf Vref = 5V, R=10k e VDC
b1 b2 bN
= 5 V
V O
Pedido: Rf mximo para
MSB LSB iO que AO no sature.

entrada digital mxima (5 bits): 11111

iOmax = (Vref/2R) (1+1/2+1/4+1/8+1/16) = 0,4844 mA
Rf iOmax < VDC Rfmax = VDC / iOmax = 10,32 k.
.

usando directamente a relao 5. do slide anterior

Rf < VDC (R/VREF) / (1 / 2 + 1 / 22 + 1 / 23 + 1 / 24 + 1 / 25) = 10,32 k

20
5. DAC: Correntes de relao binria Binary-Weighted Currents
IREF = VREF / RREF
QN = Qt
iCX = iEX

vBN = vBEN + (IN/ ) 2R
vB(N-1) = vBN + 2 (IN/
) R =
= vBEN + (IN/ ) 22 R
N B se vBEN = vBEN-1
Bases

dos
BJTs n N da vB(N-1) = vBEN-1 + (IN/
) 22 R
Figure 9.41 DAC utilizing escada
an R-2R ladder network IEN-1 = 2 IEN
Binary-Weighted Currents
Parecido a Binary-Weighted Resistors
>I1 = 2 I2 = 22 I3 = ... = 2N-1 IN
Vantagem s resistncias R e 2R
21
5. DAC: Correntes de relao binria

para
vBEN = vBEN-1 = ... = vBE1
e
I1 = 2 I2 = 22 I3 = ... = 2N-1 IN

N B reas das junes BE dos
Bases BJTs com relao binria
dos
BJTs
n N=4 da

escada na figura todos os BJTs =s

da direita para a esquerda: 1 BJT; 2BJTs em //; 4 BJTs em //; ....

22
5. DAC: Correntes de relao binria
OpAmp amplificador inversor vO = iO R/2
vO D10

Figure 9.42 Switch Sm in the DAC

Com tecnologia BiCMOS (Bipolar & CMOS), Qms e Qmr podem ser MOSFETs,
evitando corrente de saida do OpAmp A1 elevada (corrente de base)
23
6. ADC: de realimentao TC Tracking ADC
vA vC Comparador Diferencial
vD
vA < vO vD = 0
vO vA > vO vD = 1
up/down converter
Contador Incr/Decremento
vD = 0 Decrementa
Figure 9.43 Feedback-type A/D converter. vD = 1 Incrementa
DAC
por exemplo um dos j
estudados
O contador est sempre a
tentar igualar a entrada
rpido mas mesmo com
vA DC a sada digital
(binria) no estvel 24
6. ADC: de realimentao TC
vA vC vA um sinal amostrado
vD
passo T (fig.9.36) > 2N Tc
vO T
vA

Contador Incr/Decremento
Figure 9.43 Feedback-type A/D converter. com reteno
vD = 0 Decrementa (vX)
TC vX vD = 1 Incrementa (vY)

quando vD 01 ou vD 1 0
inversor
vC vY contador pra (hold) at
vD reiniciar nova contagem
detalhe das entradas do E (perodo T > 2 NT )
c
contador up/down
lento mas estvel 25
6. ADC: dupla rampa ADC
vA amostrado com passo TS vA = constante
S2
durante TS (S=Sample)
Integrador
Integrador vOI = (v1 / RC) dt = (v1 / RC) t +
+ constante rampa (carga do C a i constante)
v A S1
Comparador Converso em 3 fases
VREF v1 vOI vOC 1 S2 OFF & S1 = vA
rampa vA durante T1 fixo < T
vOC / T1 = vA / RC
vD
2 S2 OFF & S1 = VREF
N rampa de inclinao fixa
vC durante T2 varivel at vOC = 0
vOC / T2 = VREF / RC
TC 3 S2 ON durante Treset
Figure 9.44 Dual-slope A/D converter (vA < 0) C descarrega i.e. reinicia
(reset)
A unidade de Controlo Lgico comanda S1 e S2 T1 + T2 + Treset = TS passo
da amostragem e garante que o contador de N bits conta 26
6. ADC: dupla rampa ADC

O contador de N bits conta durante T2

vA que tem de ser:
RC T2 > 2N TC
VREF Na 1 fase vOC / T1 = vA / RC
RC
Na 2 fase vOC / T2 = VREF / RC

vA = VREF (T2 / T1) ~ T2
independente de RC
T1
independente da disperso de fabrico
T2

elevada preciso mas lento
No final da 2 fase o valor de sada do contador guardado num registo pois
uma palavra de N bits proporcional a vA.
O contador tambm usado para contar durante a 1 fase e em T1 dar
informao unidade de controlo lgico que deve comutar S1 de vA para VREF 27
6. ADC: paralelo ou flash ADC

Figure 9.45 Parallel, simultaneous, or flash A/D conversion.

2N - 1 comparadores do unidade lgica a informao do

nvel do sinal analgico s num perodo do relgio circuit
de elevada complexidade mas rpido (por isso o nome flash)
Normalmente s se usa par 8 28
6. ADC: paralelo ou flash: EXERCCIO AD/DA4 ADC
Dado: ADC flash; VREF = 8 V
a Pedido: Resoluo r; Palavra
V1 digital de sada para VIN =
b
x 3,1 V e 5,8 V e respectivos
V2 erros de quantificao.
c y
V3 V1,2,3,4 = 7,5,3,1 V
d z VIN < 1 V a,b,c,d = 1
V4 B0=0; B1=0 q=1 r = 2
VIN > 7 V a,b,c,d = 0 B0
= 0; B1 = 0 VIN < 7 V

VIN = 3,1 V a,b = 1 e c,d = 0 x,z = 1 e y = 0 B0 = 0; B1 = 1

102 = 210 (na base 10) q = 2 r 3,1 = 0,9 V
VIN = 5,8 V a = 1 b,c,d = 0 x = 0 e y,z = 1 B0 = 1; B1 = 1
112 = 310 (na base 10) q = 3 r 5,8 = 0,2 V 29