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Qual o maior IPC possível em arquiteturas que exploram paralelismo a nível de instruções?

O valor varia de acordo com o número de estágios do pipeline. Um pipeline com 4 estágios é

capaz de executar até 4 instruções por ciclo de clock.

2- Qual o objetivo e por que dos processadores de despacho múltiplo?

Permitir que múltiplas instruções sejam despachadas em um ciclo de clock. Desta forma é possível diminuir o CPI para menos de 1.

3- Quais os três tipos principais de processadores com despacho múltiplo e suas diferenças?

Processadores superescalares escalonados estaticamente: despacham várias instruções por ciclo e executam em ordem. Processadores superescalares escalonados dinamicamente: despacham várias instruções por ciclo e executam fora de ordem. Processadores VLIW (Very Long Instruction Word): despacham um número fixo de instruções formatadas ou como uma instrução grande ou como um pacote de instrução fixo.

4 - Disserte sobre as desvantagens das arquiteturas VLIW que fizeram com que ela não fosse a arquitetura largamente adotada nos processadores de despacho múltiplo. VLIW pode ocasionar aumento do tamanho do código por desdobramento de loops ou desperdício de bits quando houver unidades funcionais não utilizadas em determinadas

instruções. Em alguns casos, pode acarretar bloqueio para garantir o sincronismo: na ocorrência

de um stall em qualquer pipeline o processador inteiro para até a resolução. Outro problema é a

incompatibilidade de código binário através das diferentes unidades funcionais e suas latências.

5- Disserte sobre os tipos de escalonamento de código das arquiteturas VLIW.

Escalonamento local: opera sobre um único bloco básico e é utilizado quando o código gerado após o desdobramento fica sem desvios ou loops. Escalonamento global: utilizado quando a localização e exploração do paralelismo exige escalonamento de código entre os desvios.

6- Disserte sobre as soluções adotadas explorando a técnica EPIC para solucionar muitos dos

problemas encontrados nos projetos VLIW originais. EPIC (Explicity Parallel Instruction Computer) inclui extensões para uma especulação de software mais agressiva e métodos para contornar a limitação da dependência do hardware enquanto preserva a compatibilidade binária.

7- Disserte sobre técnicas para aumentar a largura de banda de carregamento de instruções em

processadores de despacho múltiplo. Buffer de destino de desvio: cache de previsão de desvio que armazena o endereço previsto para a próxima instrução após um desvio.

Previsões de endereço de retorno: previsão de saltos indiretos, objetivando aumentar a precisão

da especulação.

Unidades integradas de busca de instrução: uma unidade autônoma separada que alimenta instruções para o restante do pipeline. Abrange a previsão integrada de desvio, pré-busca de instrução, acesso à memória de instruções e armazenamento em buffer.

8- Disserte sobre técnicas de especulação em processadores de despacho múltiplo que podem

maximizar o CPI.

O buffer de reordenação (ROB) mantém os resultados das instruções que terminaram a

execução mas não foram confirmadas. Baseado no conceito de renomeação usado no algoritmo de Tomasulo, os registradores arquitetonicamente visíveis estão contidos em alguma combinação do conjunto de registradores e a estação de reserva e com a especulação podem residir temporariamente no ROB.

A especulação por desvios múltiplos permite a resolução de um desvio antes de ter de especular outro. Outra técnica é a tentativa de previsão de valor produzido por uma instrução a partir de um conjunto de valores em potencial e suas correlações com comportamentos do programa.

10- Processadores com taxas de clock mais rápidas sempre serão mais rápidos? Nem sempre. O desempenho é determinado pelo produto da CPI e a frequência de clock, logo um processador com alta taxa de clock mas CPI baixo pode ser mais lento.