UNIVERSIDADE FEDERAL DE ITAJUBÁ

Campus – Itajubá

ELETRÔNICA DIGITAL I

Prof. Vantuil

CIRCUITOS COMBINACIONAIS

● Circuitos combinacionais são circuitos lógicos, onde os próximos

estados das saídas dependem somente dos estados dos sinais
aplicados nas entradas.

CIRCUITOS SEQUENCIAIS

● Circuitos sequenciais são circuitos lógicos, onde os próximos estados

das saídas dependem dos estados dos sinais aplicados nas entradas,
assim como dos estados presentes nas saídas, ou seja, do
comportamento passado do circuito.

● Um tipo de circuito que se enquadra na categoria de circuitos

sequenciais são os elementos de memória.
 ELEMENTO DE MEMÓRIA

● Um elemento de memória é um circuito lógico que permite memorizar

o estado de um bit (0 ou 1), por um certo período de tempo ou
indefinidamente.

● Um elemento de memória pode ser reprogramado, a fim de

memorizar o novo estado de um bit de informação.

ELEMENTO DE MEMÓRIA

● A operação de um elemento de memória pode ser sincronizada ou

não, com um sinal de clock (sinal de relógio) ou com um pulso de
disparo (gatilho).

Nota: Um sinal de clock é um sinal digital que oscila entre os

níveis lógicos 0 (zero) e 1 (um), com uma determinada
frequência e com um certo ciclo de trabalho (duty cycle
geralmente de 50%).

● Quando uma entrada de um elemento de memória não for

sincronizada com um sinal de clock ou com um pulso de disparo
(gatilho), a entrada é referenciada como entrada assíncrona.

● Quando uma entrada de um elemento de memória for sincronizada

com um sinal de clock ou com um pulso de disparo (gatilho), a
entrada é referenciada como entrada síncrona.
● Um mesmo elemento de memória pode ter entradas assíncronas e
síncronas.

● A sincronização da operação de um elemento de memória com um

sinal de clock ou com um pulso de disparo (gatilho), ocorre no edge
positivo ou no edge negativo do sinal usado na sincronização.

● Um elemento de memória cuja operação não é sincronizada com um

sinal de clock ou com um pulso de disparo é chamado latch.

● Um elemento de memória cuja operação é sincronizada com um sinal

de clock ou com um pulso de disparo é chamado flip-flop.
 LATCHs

● Um latch é um elemento de memória sequencial assíncrono.

● Em um latch a saída muda em resposta aos dados de entrada.

● Um latch pode ter ou não uma entrada de habilitação (enable).

● A entrada de habilitação (enable) de um latch pode ser controlada

pelo nível alto ou baixo de um sinal de clock ou um pulso de disparo.

● Observação:
q Geralmente a entrada de habilitação de um latch é denominação
Clk (clock) em vez de Enable.
Isto se deve ao uso do latch em sistemas digitais, onde se deseja
a mudança do seu estado de saída em intervalos de tempo bem
definidos.
Geralmente, o intervalo de tempo corresponde ao tempo que um
sinal de clock permanece em nível lógico alto (1 – um) ou em nível
lógico baixo (0 – zero).
Portanto, o nome da entrada de habilitação no latch reflete a
natureza (nível lógico) do sinal a ser aplicado.
 FLIP-FLOPs

● Um flip-flop é um elemento de memória sequencial síncrono.

● Em um flip-flop a saída muda em resposta ao edge de um sinal de

clock ou de um pulso de disparo (gatilho).

● Observações:
q A denominação flip-flop (FF) usualmente é utilizada num contexto
geral para se referir a um elemento de memória.
Neste contexto um latch é um tipo de flip-flop.
q Os flip-flops são também conhecidos pelo nome multivibradores
biestáveis, pois podem apresentar dois estados estáveis na saída.

ESTADO DA SAÍDA

● O estado de um latch ou de um flip-flop se refere ao estado da sua

saída normal.
SAÍDA
ESTADO DENOMINAÇÃO
DA SAÍDA DO ESTADO NORMAL INVERTIDA
Q Q̅
Nível Lógico Alto SET 1 0
Nível Lógico Baixo CLEAR ou RESET 0 1
 LATCH COM PORTAS LÓGICAS NOR

● Para S = 0 e R = 0 têm-se duas possibilidades para as saídas, de

modo que Q = not ( Q̅ ).
1ª possibilidade: Q=0 e Q̅ = 1
2ª possibilidade: Q=1 e Q̅ = 0
q Observação: As condições onde Q = Q̅ caracterizam operações
de funcionamentos indevidos.

► 1ª possibilidade: Q = 0 e Q̅ = 1
Para: Q=0 e S=0
_
Q=1
_
Para: Q=1 e R=0
Q=0

► 2ª possibilidade: Q = 1 e Q̅ = 0
Para: Q=1 e S=0
_
Q=0
_
Para: Q=0 e R=0
Q=1
 Tabela Característica
_
S R Q Q AÇÃO
0 0 0/1 1/0 Mantém o estado da saída.
0 1 0 1 Resseta o latch (reset ou clear).
1 0 1 0 Seta o latch (set).
1 1 0 0 Não deve ocorrer.

● Observações:
q A denominação Tabela Característica se deve ao fato do circuito
não representar um circuito combinacional, onde os valores das
saídas são determinados apenas pelos valores correntes das
entradas.
q Em geral circuitos com realimentação (feedback) devem ser
projetados cuidadosamente, pois o estado do circuito depende do
tempo de propagação dos sinais através das portas lógicas.
 LATCH COM PORTAS LÓGICAS NAND

● Para S = 1 e R = 1 têm-se duas possibilidades para as saídas, de

modo que Q = not ( Q̅ ).
1ª possibilidade: Q=0 e Q̅ = 1
2ª possibilidade: Q=1 e Q̅ = 0
q Observação: As condições onde Q = Q̅ caracterizam operações
de funcionamentos indevidos.

► 1ª possibilidade: Q = 0 e Q̅ = 1
Para: Q=0 e R=1
_
Q=1
_
Para: Q=1 e S=1
Q=0

► 2ª possibilidade: Q = 1 e Q̅ = 0
Para: Q=1 e R=1
_
Q=0
_
Para: Q=0 e S=1
Q=1
 Tabela Característica
_
S R Q Q AÇÃO
0 0 1 1 Não deve ocorrer.
0 1 1 0 Seta o latch (set).
1 0 0 1 Resseta o latch (reset ou clear).
1 1 0/1 1/0 Mantém o estado da saída.

Tabela Característica
_
S R S* R* Q Q AÇÃO
0 0 1 1 0/1 1/0 Mantém o estado da saída.
0 1 1 0 0 1 Resseta o latch (reset ou clear).
1 0 0 1 1 0 Seta o latch (set).
1 1 0 0 1 1 Não deve ocorrer.
 LATCH SR

Tabela Característica
_
S R Q Q AÇÃO
0 0 0/1 1/0 Mantém o estado da saída.
0 1 0 1 Resseta o latch (reset ou clear).
1 0 1 0 Seta o latch (set).
1 1 ? ? Não deve ocorrer.

● Observações:
q O estado de saída do latch SR, muda conforme as mudanças que
ocorrem nas entradas.
q Quando não se tem um controle das mudanças que ocorrem nos
sinais de entrada, não se pode prever o momento em que a saída
muda de estado.

● Um latch pode ter ou não uma entrada de habilitação (enable).

● Devido a natureza do sinal que é usado para controlar esta entrada,

geralmente, ela é denominação Clk (clock) em vez de Enable.
 LATCH SR COM ENTRADA DE HABILITAÇÃO EM ALTO

● O latch SR pode ser modificado, de modo a responder aos sinais de

entrada somente quando desejado, ou seja, habilitado. Isto se faz
pela inclusão de uma linha de controle que permite ou não, os sinais
de entrada, chegarem às entradas do latch (S – set e R – reset).

Tabela Característica
Clk S R Q AÇÃO
0 X X Q0
Mantém o estado da saída.
1 0 0 Q0
1 1 0 1 Seta o latch (set).
1 0 1 0 Resseta o latch (reset ou clear).
1 1 1 ? Não deve ocorrer.

● Observações:
q A entrada de habilitação de um latch (clock ou enable) permite
mudanças no estado de saída somente em intervalos de tempo
bem definidos. Geralmente, o intervalo de tempo corresponde ao
tempo em que o sinal de habilitação permanece no nível lógico
alto (um) ou no nível lógico baixo (zero).
q Se o latch não estiver habilitado, a sua saída não muda e
independe das entradas SET e RESET.
q Se o latch estiver habilitado, ele funciona normalmente como um
elemento de memória do tipo SR.
Clk S R Q
0 X X Q0
1 0 0 Q0
1 1 0 1
1 0 1 0
1 1 1 ?

LATCH SR COM ENTRADA DE HABILITAÇÃO EM BAIXO

 Tabela Característica
Clk S R Q AÇÃO
1 X X Q0
Mantém o estado da saída.
0 0 0 Q0
0 1 0 1 Seta o latch (set).
0 0 1 0 Resseta o latch (reset ou clear).
0 1 1 ? Não deve ocorrer.

q Observação: A bolha de inversão (pequeno círculo) na entrada de

habilitação (Clk), indica que o latch é habilitado em
nível lógico baixo (Clk = 0).

LATCH D

Tabela Característica
_
D Q Q AÇÃO
0 0 1 Resseta o latch (reset ou clear).
1 1 0 Seta o latch (set).

q Observações: Ø A condição S = R = 1 não ocorre.

Ø A saída Q acompanha a entrada.
 LATCH D COM ENTRADA DE HABILITAÇÃO EM ALTO

Tabela Característica
Clk D Q AÇÃO
0 X Q0 Mantém o estado da saída.
1 0 0 Resseta o latch (reset ou clear).
1 1 1 Seta o latch (set).

q Observação: Quando Clk = 1 a saída Q acompanha a entrada D.

 LATCH D COM ENTRADA DE HABILITAÇÃO EM BAIXO

Tabela Característica
Clk D Q AÇÃO
1 X Q0 Mantém o estado da saída.
0 0 0 Resseta o latch (reset ou clear).
0 1 1 Seta o latch (set).

● Observações:
q Quando Clk = 0 a saída Q acompanha a entrada D.
q A bolha de inversão (pequeno círculo) na entrada de habilitação
(Clk), indica que o latch é habilitado em nível baixo (Clk = 0).
 FORMAS DE HABILITAÇÃO – NÍVEL OU EDGE

● Nos elementos de memória habilitados por nível lógico, enquanto ele

estiver habilitado, a saída muda de acordo com a variação dos sinais
de entrada. Estes circuitos lógicos, chamados latchs, são ditos como
sendo sensíveis a nível ou habilitados por nível.

● Nos elementos de memória que são habilitados na transição (edge)

de um sinal de controle, ou seja, na mudança do nível lógico 0 para 1
ou do 1 para 0, a saída muda apenas na transição (edge) do sinal de
controle. Estes circuitos lógicos, chamados flip-flops, são ditos como
sendo sensíveis a edge ou habilitados por edge (transição).
Em um flip-flop se o sinal de controle for um sinal de clock, a saída irá
mudar apenas uma única vez em cada período de clock.

● Observações:
q Sinônimos do termo sensível a nível:
Ø Gatilhado por nível (alto ou baixo)
Ø Trigado por nível (nível lógico 1 ou 0)
Ø Habilitado por nível
q Sinônimos do termo sensível à transição:
Ø Sensível a edge (positivo ou negativo)
Ø Sensível a borda (subdida ou descida)
Ø Gatilhado por edge, borda ou flanco
Ø Trigado por edge ou borda
Ø Habilitado por edge ou borda

HABILITAÇÃO POR EDGE

TIPO DE EDGE DENOMINAÇÃO

Edge positivo
Borda de subida
Flanco de subida

Edge negativo
Borda de descida
Flanco de descida
 CIRCUITO DETECTOR DE TRANSIÇÃO

● Edge positivo:

● Edge negativo:
 FLIP-FLOP SR ATIVADO POR EDGE POSITIVO

Tabela Característica
Clk S R Q AÇÃO
̅¯̲ X X Q0
Mantém o estado da saída.
- 0 0 Q0
- 1 0 1 Seta o flip-flop (set).
- 0 1 0 Resseta o flip-flop (reset/clear).
- 1 1 ? Não deve ocorrer.

q Observação: O símbolo “>” na entrada de clock (Clk), indica que o

flip-flop é habilitado por transição positiva do sinal de
clock, ou seja, por edge positivo (Clk = -).
 FLIP-FLOP SR ATIVADO POR EDGE NEGATIVO

Tabela Característica
Clk S R Q AÇÃO
̲-̅ X X Q0
Mantém o estado da saída.
¯ 0 0 Q0
¯ 1 0 1 Seta o flip-flop (set).
¯ 0 1 0 Resseta o flip-flop (reset/clear).
¯ 1 1 ? Não deve ocorrer.

q Observação: O símbolo “>” associado a bolha de inversão na

entrada de clock (Clk), indica que o flip-flop é
habilitado por transição negativa do sinal de clock, ou
seja, por edge negativo (Clk = ¯).
 FLIP-FLOP D ATIVADO POR EDGE POSITIVO

Tabela Característica
Clk D Q AÇÃO
̅¯̲ X Q0 Mantém o estado da saída.
- 0 0 Resseta o flip-flop (reset/clear).
- 1 1 Seta o flip-flop (set).

q Observação: O símbolo “>” na entrada de clock (Clk), indica que o

flip-flop é habilitado por transição positiva do sinal de
clock, ou seja, por edge positivo (Clk = -).
 FLIP-FLOP D ATIVADO POR EDGE NEGATIVO

Tabela Característica
Clk D Q AÇÃO
̲-̅ X Q0 Mantém o estado da saída.
¯ 0 0 Resseta o flip-flop (reset/clear).
¯ 1 1 Seta o flip-flop (set).

q Observação: O símbolo “>” associado a bolha de inversão na

entrada de clock (Clk), indica que o flip-flop é
habilitado por transição negativa do sinal de clock, ou
seja, por edge negativo (Clk = ¯).
COMPARANDO HABILITAÇÃO POR NÍVEL COM EDGE
● As saídas de um flip-flop variam de acordo com o que acontece em
suas entradas imediatamente antes do edge (transição) que habilita o
flip-flop.
 FLIP-FLOP MESTRE-ESCRAVO DO TIPO D
ATIVADO POR EDGE POSITIVO

q Observação: A saída Qs enxerga apenas as mudanças que

ocorrem no edge positivo do sinal de clock.
 FLIP-FLOP MESTRE-ESCRAVO DO TIPO D
ATIVADO POR EDGE NEGATIVO

q Observação: A saída Qs enxerga apenas as mudanças que

ocorrem no edge negativo do sinal de clock.
 FLIP-FLOP MESTRE-ESCRAVO DO TIPO SR

● Os flip-flops SR são úteis quando se tem condições independentes

para ativar (setar) e desativar (ressetar) um bit de controle, em
sincronismo com um sinal (sinal de clock).

FLIP-FLOP MESTRE-ESCRAVO DO TIPO SR

ATIVADO POR EDGE POSITIVO

q Observação: A saída Qs enxerga o comportamento final do latch

MASTER no nível lógico baixo do sinal de clock, ou
seja, antes do edge positivo.
 FLIP-FLOP MESTRE-ESCRAVO DO TIPO SR
ATIVADO POR EDGE NEGATIVO

q Observação: A saída Qs enxerga o comportamento final do latch

MASTER no nível lógico alto do sinal de clock, ou
seja, antes do edge negativo.

FLIP-FLOP T ATIVADO POR EDGE POSITIVO

● Entrada T = 0:

● Entrada T = 0 Clk = edge positivo:

● Entrada T = 1:

● Entrada T = 1 Clk = edge positivo:

● Entrada T = 1:

● Entrada T = 1 Clk = edge positivo:

 SÍMBOLO: FLIP-FLOP T ATIVADO POR EDGE POSITIVO

Tabela Característica
Clk T Q AÇÃO
̅¯̲ X Q0
Mantém o estado da saída.
- 0 Q0
__
- 1 Q0 Inverte o estado da saída.
 SÍMBOLO: FLIP-FLOP T ATIVADO POR EDGE NEGATIVO

Tabela Característica
Clk T Q AÇÃO
̲-̅ X Q0
Mantém o estado da saída.
¯ 0 Q0
__
¯ 1 Q0 Inverte o estado da saída.
FLIP-FLOP MESTRE-ESCRAVO TIPO T – EDGE POSITIVO

FLIP-FLOP MESTRE-ESCRAVO TIPO T – EDGE NEGATIVO

 FLIP-FLOP JK

● Circuito lógico a partir da estrutura do flip-flop T:

● Circuito lógico:
● Entrada J = 0 e K = 0:

q Observação: A entrada do flip-flop D sempre será igual a sua saída

Q durante o egde do sinal Clk.

● Entrada J = 1 e K = 0:

q Observação: A entrada do flip-flop D sempre será igual 1 (um)

durante o egde do sinal Clk.
● Entrada J = 0 e K = 1:

q Observação: A entrada do flip-flop D sempre será igual 0 (zero)

durante o egde do sinal Clk.

● Entrada J = 1 e K = 1:

q Observação: O flip-flop JK funciona como um flip-flop T com

entrada T igual a 1 (um).
 SÍMBOLO: FLIP-FLOP JK ATIVADO POR EDGE POSITIVO

Tabela Característica
Clk J K Q AÇÃO
̅¯̲ X X Q0
Mantém o estado da saída.
- 0 0 Q0
- 1 0 1 Seta o flip-flop (set).

- 0 1 0 Resseta o flip-flop (reset/clear).

__
- 1 1 Q0 Inverte o estado da saída.
 SÍMBOLO: FLIP-FLOP JK ATIVADO POR EDGE NEGATIVO

Tabela Característica
Clk J K Q AÇÃO
̲-̅ X X Q0
Mantém o estado da saída.
¯ 0 0 Q0
¯ 1 0 1 Seta o flip-flop (set).

¯ 0 1 0 Resseta o flip-flop (reset/clear).

__
¯ 1 1 Q0 Inverte o estado da saída.

FLIP-FLOP T A PARTIR DO FLIP-FLOP JK

 MESTRE-ESCRAVO DO TIPO T USANDO FLIP-FLOP SR

● Edge positivo:

● Edge negativo:

q Observações:
Ø O comportamento do latch mestre (MASTER) depende da saída
do latch escravo (SLAVE).

Ø A saída Qs enxerga o comportamento final do latch mestre

(MASTER), no nível lógico do sinal de clock que antecede o edge
de disparo (gatilho) do flip-flop mestre-escravo.

Ø O comportamento do latch mestre no nível do sinal de clock que

antecede o edge de disparo do flip-flop mestre-escravo é definido,
conforme a tabela abaixo.

Sm Rm Qm AÇÃO
0 0 Q0 Mantém o estado da saída do latch mestre.
0 1 0 Resseta o latch mestre (reset ou clear).
1 0 1 Seta o latch mestre (set).
não
1 1 ocorre Não irá ocorrer ( Qs e Q̅ s são complementares )
MESTRE-ESCRAVO DO TIPO T USANDO FLIP-FLOP SR − EDGE POSITIVO

MESTRE-ESCRAVO DO TIPO T USANDO FLIP-FLOP SR − EDGE NEGATIVO

 MESTRE-ESCRAVO DO TIPO JK USANDO FLIP-FLOP SR

● Edge positivo:

● Edge negativo:

q Observações:
Ø O comportamento do latch mestre (MASTER) depende da saída
do latch escravo (SLAVE).

Ø A saída Qs enxerga o comportamento final do latch mestre

(MASTER), no nível lógico do sinal de clock que antecede o edge
de disparo (gatilho) do flip-flop mestre-escravo.

Ø O comportamento do latch mestre no nível do sinal de clock que

antecede o edge de disparo do flip-flop mestre-escravo é definido,
conforme a tabela abaixo.

Sm Rm Qm AÇÃO
0 0 Q0 Mantém o estado da saída do latch mestre.
0 1 0 Resseta o latch mestre (reset ou clear).
1 0 1 Seta o latch mestre (set).
não
1 1 ocorre Não irá ocorrer ( Qs e Q̅ s são complementares )
MESTRE-ESCRAVO DO TIPO JK USANDO FLIP-FLOP SR − EDGE POSITIVO

USO DE FLIP-FLOPS COMO DIVISORES DE FREQUÊNCIA

 TEMPORIZAÇÃO DAS ENTRADAS SÍNCRONAS

● Para que um flip-flop responda de forma confiável, as entradas de

dados síncronas devem permanecer estáveis antes e depois de uma
transição (edge) na entrada de habilitação (Clk).

TEMPO DE SETUP – TEMPO DE PREPARAÇÃO

● O tempo de setup (tS) é o intervalo de tempo em que as entradas de

dados (síncronas) devem permanecer estáveis antes que ocorra uma
transição (edge) na entrada de habilitação (Clk).

q Observação: Os fabricantes de circuitos integrados geralmente

especificam o tempo mínimo de setup necessário
(tS MIN).
 TEMPO DE HOLD – TEMPO DE MANUTENÇÃO

● O tempo de hold (tH) é o intervalo de tempo em que as entradas de

dados (síncronas) devem permanecer estáveis depois que ocorrer
uma transição (edge) na entrada de habilitação (Clk).

q Observação: Os fabricantes de circuitos integrados geralmente

especificam o tempo mínimo de hold necessário
(tH MIN).

TEMPO DE SETUP E TEMPO DE HOLD

● Observações:
q Os tempos de setup (tS) são da ordem de 5 a 50 ns.
q Os tempos de hold (tH) são da ordem de 0 a 10 ns.
q Os intervalos são medidos nos instantes em que as transições
(edges) estão em 50 %.