Codificação RTL

João Leonardo Fragoso

RTL

RTL  Register Transfer Level

– Formalismo utilizado nas linguagens de hardware
– Define sub-conjuntos da linguagens que « podem »
João Leonardo Fragoso

ser sintetizados

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 O que mais codificador deve saber?

Regras de escrita – coding guidelines

– Convenções
– Comentários
João Leonardo Fragoso

– Coding for Verification

– Coding for Test
– Coding for Synthesis

Facilitar reusabilidade e manutenção

Definir interfaces – mas sem ferir guidelines

Convenções

E importante estabelecer convenções adotadas

por todos os projetistas
– Nomenclatura de arquivos
João Leonardo Fragoso

– Nomes para portas de IO

– Etc.

Facilita a « legibilidade » e o entendimento

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 Exemplos de convenções (1)

Usar identificadores com nomes que

demonstrem o significado

Usar letras grandes e pequenas para os
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identificadores e palavras reservadas em

minúsculas

Usar _n para sinais ativos em 0

Usar o nome do sinal com um prefixo indicando
o bloco

Exemplos de convenções (2)

João Leonardo Fragoso

Bloco1 Bloco2
Ack
Ack_o Ack_i

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 Exemplos de convenções (3)

Escrever constantes todas em maiúsculas

O nome da entidade deve indicar o que ela faz

Arquivos de configuração com cfg
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Arquivos de package com pkg

– Ex: Bloco1_cfg.vhd e Bloco1_pkg.vhd

Arquivos de Testbench com TB

Etc...

E mais convenções

Se possível padronize o editor a ser utilizado;

Escolha um editor com highlight de síntaxe
– emacs, xemacs e até vim são boas opções ;)
João Leonardo Fragoso

Padronize até os headers dos arquivos VHDL

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 Comentários

Exija comentários
– Por entitidade
– Por porta de IO
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– Por sinal
– Por processo

Estabeleça métricas sobre os comentários – se
possível utilize um gerador automático de
documentação

Faça peer-review dos códigos

Inicialização

Inicialização de sinais não são sintetizadas

Devem ser PROIBIDAS para o código RTL
Mas visando o teste todos os registradores
João Leonardo Fragoso

(não são todos os sinais) devem ser
inicializados para um valor conhecido com um
« reset »

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 A lista de sensibilidade é sensível

Esta lista (em um processo) define os triggers

para disparar a execução do processo
– Para qualquer mudança de um sinal na lista, e
João Leonardo Fragoso

atendendo a condição de disparo, o processo é

executado

Em VHDL ou se usa um lista na definição do
processo ou se usa wait – não se permite os
dois juntos

Todas as entradas – em um processo
combinatório – devem estar definidas na lista
de sensibilidade
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– Considerem usar System Verilog… ☺

Processos sequênciais

Só o relógio e o reset assíncrono na lista de

sensibilidade
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data_register : process ( rst_n, clk )

begin
if ( rst_n = ‘0’) then
data_out <= (others => ‘0’);
elsif (clk’event and clk = ‘1’) then
data_out <= data_in;
end if;
end process data_register;

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6
João Leonardo Fragoso
Processos combinatórios

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Múltiplos relógios

Atenção a múltiplos domínios de relógio, eles

precisam ser sincronizados

Evite usar múltiplos relógios na mesa entidade
João Leonardo Fragoso

– Ajuda síntese e reusabilidade

Não escreva processos sensíveis as duas
bordas de um mesmo relógio

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 Resets

Síncrono vs assíncrono

Resets síncronos garantem que o circuito é
100% síncrono
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Resets assincronos podem ser perigosos se

não utilizados de forma correta

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Reset Síncrono

counter_process : process ( clk )

begin
if (clk = ‘1’) then
if ( rst_n = ‘0’) then
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count_s <= (others => ‘0’);

elsif (load_i = ‘1’) then
count_s <= load_value_i;
else
count_s <= count_s + 1;
end if;
end if;
end process counter_process;

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 Reset Assíncrono

counter_process : process ( rst_n, clk )

begin
if ( rst_n = ‘0’) then
João Leonardo Fragoso

count_s <= (others => ‘0’);

elsif (clk’event and clk = ‘1’) then
elsif (load_i = ‘1’) then
count_s <= load_value_i;
else
count_s <= count_s + 1;
end if;
end if;
end process counter_process;

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Reuso

Generics

Constantes para reset e loops

Registrar saídas dos blocos
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