ESCOLA SUPERIOR DE CIÊNCIAS NÁUTICAS

DEPARTAMENTO DE MÁQUINAS

CURSO DE ENGENHARIA ELECTROMECANICA

APONTAMENTOS DE AULAS TEÓRICAS DE ELECTRÓNICA DIGITAL

III. CIRCUITOS COMBINATÓRIOS

3.1 INTRODUÇÃO

Os circuitos digitais são de dois tipos Combinatórios e Sequenciais. Ambos possuem um conjunto de
entradas e um outro de saídas, onde são reflectidos os resultados do processamento realizado.

Circuitos Combinatórios

Circuitos Combinatórios são aqueles que permitem prever os valores lógicos (ou níveis de tensão) das
saídas num determinado instante em função das variáveis de entrada nesse mesmo instante.

Circuitos Sequenciais

Circuitos Sequenciais são aqueles em que os valores lógicos (níveis de tensão) das saídas num
determinado instante não dependem apenas dos valores das entradas nesse instante mas também da
sequência desses valores ao longo do tempo.

Diagrama em Bloco de um Circuito Combinatório

O modelo deste tipo de circuitos é o a seguir representado (figura 1), em que existindo “n” entradas, “p”
saídas e um conjunto de “p” funções booleanas simples, estas serão de no máximo “n” variáveis
booleanas simples.

X1 Y1

X2 CIRCUITO Y2

“n” Entradas X3 Y3 “p” Saídas

COMBINATÓRIO

Xn YP

Figura 1 – Diagrama em bloco de um circuito combinatório

1
Os circuitos seguintes constituem módulos típicos que são utilizados com frequência em projecto de
sistemas digitais e que podemos encontrar no mercado sob forma de circuitos integrados (CI).

3.2 CODIFICADORES E DESCODIFICADORES

3.2.1 Codificadores (Encoder)

Codificadores são circuitos que convertem “uma entre X” entradas de um determinado código para um
código binário, BCD ou outro. Normalmente possuem “n” saídas (correspondente ao número de bits da
palavra de saída) e 2n entradas (correspondente ao número de palavras do código).

Ex: Codificador de “1 entre 8”, “1 entre 10”, “1 entre 16”

a) Codificador de “1 entre 8” sem prioridade

No codificador de “1 entre 8” apenas uma entrada deverá estar activa para que a combinação dê um
resultado válido. Neste codificador apenas 8, entre as 256 combinações possíveis na entrada, geram
códigos na saída. A tabela de verdade do codificador é apresentada na tabela 1 e o diagrama lógico na
figura 2.

Tabela 1 – Tabela de Verdade docodificador de “1 entre 8” sem prioridade.

ENTRADA SAÍDA
DECIMAL I7 I6 I5 I4 I3 I2 I1 I0 C B A
0 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 1 0 0 0 1
2 0 0 0 0 0 1 0 0 0 1 0
3 0 0 0 0 1 0 0 0 0 1 1
4 0 0 0 1 0 0 0 0 1 0 0
5 0 0 1 0 0 0 0 0 1 0 1
6 0 1 0 0 0 0 0 0 1 1 0
7 1 0 0 0 0 0 0 0 1 1 1

As funções booleanas simples na saída serão as seguintes:

C = I4 + I5 + I6 + I7 B = I2 + I3 + I6 + I7 A = I1 + I3 + I5 + I7

2
 Diagrama Lógico

Figura 2 – Diagrama Lógico do Codificador de “1 entre 8” sem prioridade.

A limitação do codificador sem prioridade está na descrição do seu comportamento quando mais do que
uma entrada está activa, ou seja, quando deixamos de ter “uma em n” entradas.

A solução clássica para esta limitação do codificador sem prioridade é atribuir prioridades às entradas e
codificar a entrada prioritária. Obtém-se, deste modo, um circuito designado codificador de prioridade
ou Transcodificador.

b) Codificador de “1 entre 8” com prioridade

O codificador com prioridade atribui prioridade ao bit mais significativo da palavra presente na sua
entrada, uma vez detectado um nível lógico “1” (high) no bit prioritário, os restantes deixam de ter
interresse para o resultado.

A tabela de verdade do codificador com prioridade é apresentada tabela 2, e as expressões resultantes

das variáveis de saída são as seguintes:

C= 4 5 6 7+ 5 6 7 + 6 7 + 7

B= 2 3 4 5 6 7+ 3 4 5 6 7 + 6 7 + 7

A= 1 2 3 4 5 6 7+ 3 4 5 6 7 + 5 6 7+ 7

3
 Tabela 2 – Tabela de Verdade do codificador de “1 entre 8” com prioridade.

ENTRADA SAÍDA
DECIMAL I7 I6 I5 I4 I3 I2 I1 I0 C B A
0 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 1 x 0 0 1
2 0 0 0 0 0 1 x x 0 1 0
3 0 0 0 0 1 x x x 0 1 1
4 0 0 0 1 x x x x 1 0 0
5 0 0 1 x x x x x 1 0 1
6 0 1 x x x x x x 1 1 0
7 1 x x x x x x x 1 1 1

A figura 3 apresenta o diagrama lógico do codificador de “1 entre 8” com prioridade.

Diagrama Lógico

Figura 3 – Diagrama Lógico do Codificador de “1 entre 8” com prioridade.

4
Exemplo do circuito integrado comercial 74147 que contém o codificador de prioridade (figura 4 e tabela
3).

Figura 4 – Codificador de prioridade 74147

5
Tabela 3 – Tabela de Verdade do codificador de prioridade 74147

3.2.2 Descodificadores (Decoder)

Descodificador é um circuito que permite obter, apartir de um conjunto de bits que constituem uma
palavra de um determinado código, a identifição dessa palavra. O descodificador tem tantas saídas
quanto o número de palavras de código e activa em cada momento, a saída correspondente à palavra de
código presente nas entradas. Basicamente, o descodificador é um circuito combinatório que converte um
código binário para “1 entre X” saídas, onde:

X = 2P

P – número de bits de entrada.

Como cada código binário corresponde a um produto canónico, também se diz que os descodificadores de
X = 2P entradas são geradores de productos canónicos (GPC). O diagrama em bloco de um descodificador
é apresentado na figura 5.

Diagrama em Bloco de um descodificador

i1 X1
i2 DESCODIFICADOR X2
i3 X3
(DECODER)

GPC
ip Xn

Figura 5 - diagrama em bloco de um descodificador

6
a) Descodificador de 1 para 2

Diagrama Lógico Tabela de Verdade

A S1 S0

0 0 1

1 1 0

b) Descodificador de 2 para 4 (Active High)

Diagrama Lógico Tabela de Verdade

Decimal B A S3 S2 S1 S0

0 0 0 0 0 0 1

1 0 1 0 0 1 0

2 1 0 0 1 0 0

3 1 1 1 0 0 0

Descodificador de 2 para 4 (Active Low)

Diagrama Lógico Tabela de Verdade

Decimal B A S3 S2 S1 S0

0 0 0 1 1 1 0

1 0 1 1 1 0 1

2 1 0 1 0 1 1

3 1 1 0 1 1 1

7
3.2.2.1 Expansão de Descodificadores

Muitas vezes os descodificadores que existem no mercado não têm o número de entradas e saídas
necessárias para uma determinada aplicação. Neste caso, é necessário expandi-los. Para isso, usa-se a
entrada de habilitação normalmente chamadas de ENABLE (EN). Esta entrada quando activa permite
que o descodificador funcione sendo selecionada uma saída de cada vez.

Entrada de Habilitação ou Enable

Implementa-se fazendo uma conjunção a todos os produtos canónicos, neste caso podemos activar ou
desactivar completamente o descodificador.

Descodificador de 2 para 4 (Active High) com entrada Enable

Diagrama Lógico Tabela de Verdade

EN B A S3 S2 S1 S0
0 X X 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0

Exemplos de circuitos integrados comerciais que contêm codificadores e descodificadores:

 IC’s 74139 – Descodificador de 2 para 4 Duplo; 74138 – Descodificador de 3 para 8;

 74154 – Descodificador de 4 para 16; 7447 – Descodificador para 7 segmentos (Ánodo Comum)

 7448 - 7447 – Descodificador para 7 segmentos (Cátodo Comum)

 74LS145, 74141, 74044, 74045, 74046, 74047, 74048, 74042, 74043.

8
Exemplo de Expansão:

1. Tendo apenas descodificadores de 2 para 4, obter:

a) Um decoder 3 para 8.

Tabela de verdade

C B A S7 S6 S5 S4 S3 S2 S1 S0

0 0 0 0 0 0 0 0 0 0 1

0 0 1 0 0 0 0 0 0 1 0

0 1 0 0 0 0 0 0 1 0 0

0 1 1 0 0 0 0 1 0 0 0

1 0 0 0 0 0 1 0 0 0 0

1 0 1 0 0 1 0 0 0 0 0

1 1 0 0 1 0 0 0 0 0 0

1 1 1 1 0 0 0 0 0 0 0

Diagrama Lógico

C B A

S0

Decoder S1
De
2 para 4 S2

EN S3
Decoder
De
2 para 4
N.C S4

EN Decoder S5
De
2 para 4 S6

EN S7
9
3.3 MULTIPLEXADORES E DEMULTIPLEXADORES

3.3.1 Multiplexadores ou Multiplexers (MUX)

Multiplex significa muitos em 1. A funcionalidade do Mux é basicamente de escolha e selecção de uma

entrada de cada vez, sugerida pela analogia mecânica da figura 6.

X0
X1 Y
X2
X3

Selecção Enable
Figura 6 – Analogia Mecânica do Mux
Multiplexador (MUX) é um circuito digital combinatório com multiplas entradas e uma saída. É
constituido por dois circuitos: um de informação e um de selecção (ou circuito de endereçamento).

O circuito de informação (dados) é o conjunto de entradas e saídas. As entradas são colocadas uma de
cada vez à saída por divisão de tempo.

O circuito de selecção é um circuito digital com diversas entradas. Para cada combinação de entradas se
selecionará para saída, uma das entradas de informação. No ideal o Mux 2n entradas de informação, uma
saída e “n” entradas de selecção. O circuito de selecção é o circuito gerador de produtos canónicos de n
entradas (um descodificador de n entradas para 2n saídas).
A figura 7 mostra um diagrama em blocos de um multiplexador.

S0
S1
MUX
Out
D0
D1
D2
D3

Figura 7 – Diagrama em blocos do Mux

10
A figura 8 apresenta um exemplo de um Mux de 4 entradas de dados (entradas e saídas active high).

Enable B A S

1 0 0 I0
MUX
1 0 1 I1

1 1 0 I2

1 1 1 I3

0 X X 0
Figura 8a – Tabela de Verdade Figura 8b – Diagrama Lógico Figura 8c – Diagrama de blocos

Mux Analógico
É geralmente, um circuito hibrido cuja selecção é digital e o circuito de informação é analógico.
Aplicação dos Mux’s
Os Mux’s são aplicados na transmissão de dados podendo ser a longas distâncias ou na implementação de
funções (explorando a capacidade de gerar internamente a soma de productos de todas variáveis de
selecção).

3.3.2 Demultiplexadores ou Demultiplexers (DEMUX)

Tem uma entrada e várias saídas. A diferença deste com o Mux está apenas no sentido da informação.

Exemplo de Demux

Tabela de Verdade

Enable B A S3 S2 S1 S0

I 0 0 0 0 0 1

I 0 1 0 0 1 0

I 1 0 0 1 0 0

I 1 1 1 0 0 0

Figura 9a – Tabela de Verdade Figura 9b – Diagrama Lógico

11
Nota:

Um Demux pode ser implementado através de um decoder com entrada Enable (En), na qual é aplicado o
sinal de entrada de informação.

3.4 CIRCUITOS ARITMÉTICOS

3.4.1 Introdução

Combinando portas lógicas de maneira correcta, podemos construir circuitos que comparam, somam ou
subtraem. Além de dar uma ideia preliminar do funcionamento de um computador básico, este capítulo
abre os princípios para o estudo de sistemas digitais posteriores.

Definição

 Circuitos aritméticos são aqueles que realizam operações aritméricas sobre, em princípio, números
binários.

3.4.2 Comparadores

Os comparadores são circuitos usados para a comparação de dois (2) números binários de “n” bits. Têm
três (3) saídas possíveis mutuamemente exclusivas.

A figura 10a apresenta a tabela de verdade de um semi-comparador de um bit e a figura 10b o seu
diagrama em bloco.

 Analisando a TV, encontramos:

A B A<B A=B A>B
o
0 0 0 1 0
o
0 1 1 0 0
o
1 0 0 0 1

1 1 0 1 0

Figura 10a – TV do Semi Comparador de um bit.

12
 A B

Semi - Comparador

A< B A=B A>B

Figura 10b – Semi Comparador

3.4.2.1 Comparador Completo de Um Bit

Princípio de comparação de dois (2) números de “n” bits (n > 1)

 Dois (2) números são iguais se e só se têm os seus bits iguais um por um na mesma posição.

 Iniciando a comparação dos bits (bit a bit), partindo do bit maior significância (MSB), será menor o
número cujo o primeiro (1o) bit dispar é nulo; reciprocamente é maior aquele cujo o 1o bit dispar não
é nulo.

Ex: Comparação sucessiva dos bits dos números A e B

A =1 1 1 0 1 1

B =1 1 0 0 1 1

Analisando bit a bit, conclui-se que A > B.

Num comparador completo temos, para além das entradas dos dois bits a comparar (A e B), entradas de
propagação (A < B, A = B, A > B). A figura 11 mostra a TV e o diagrama em blocos.

13
 E D C K W Z
a<b a=b a>b B A A<B A=B A>B
1 0 0 X X 1 0 0
0 0 1 X X 0 0 1
0 1 0 0 0 0 1 0
0 1 0 0 1 0 0 1
0 1 0 1 0 1 0 0
0 1 0 1 1 0 1 0

Nota: Combinações que resultam em don’t care são todas as que dão entrada aritmeticamente
impossíveis.

B A

(a<b) Comparador
(a=b) Completo
(a>b)
(A<B) (A=B) (A>B)

Figura 11 – Comparador Completo

Comparadores Comerciais

Na vida real existem comparadores de mais de um bit. Por exemplo o CI 7485, comparador para 4 bits.

Podemos usar um CI 7485, para comparar 2 números de 3 bits.

3.4.3 Gerador/detector de paridade

Gerador de paridade

O gerador de paridade tem por função gerar um bit de paridade para um dado código de entrada. O bit de
paridade pode ser para indicar paridade par ou paridade impar. Em alguns casos temos entrada de
controle de paridade. A figura abaixo mostra a TV e o diagrama em blocos.

14
A B C Ppar Pimpar
A Gerador de
0 0 0 0 1
0 0 1 1 0 B paridade Ppar
0 1 0 1 0 C Par
0 1 1 0 1
1 0 0 1 0
Gerador de
1 0 1 0 1
1 1 0 0 1 paridade
Pimpar
1 1 1 1 0 Impar

Figura 12 – Gerador de paridade

Gerador de paridade com bit de controle

G A B C Paridade

0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1

1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

Detector de paridade

Tem por função verificar a paridade anteriormente gerada pelo gerador de paridade. Se foi gerada uma
paridade par deve-se produzir paridade par e se foi gerada uma paridade impar deve-se produzir paridade
impar.

15
3.4.4 Somadores e Subtratores

Os somadores são utilizados para construir a Unidade Lógica Aritmética (ULA ou ALU) dos
microprocessadores e também são disponíveis em CI’s comerciais.

3.4.4.1 Semi-Somadores

A razão para o “semi” é que ele não pode somar algarismos binários com o transporte de colunas
anteriores.

Tabela de Verdade - TV

 Sum - Soma e Carry Out (CO) – Transporte de saída

Nota: O bit resultante da soma, sem contar com o transporte dá paridade par.

3.4.4.2 Somador Completo

Tabela de verdade - TV

16
  C – Carry in – Transposte de Entrada (T E)

3.4.4.3 Semi – Subtractor

Tabela de verdade – TV Diagrama Lógico

Diagrama em blocos

3.4.4.4 Subtractor Completo

Tabela de Verdade – TV

17
 Diagrama Lógico

Adição e subtracção de números com mais de um bit

Para adição e subtracção de números com mais de um bit, conectam-se somadores (subtractores)
completos de um bit em cascata através do transporte de entrada de uns para o transporte de saída de
outros de modo a apresentar os estágios completos do somador.

Ex1: Conexão de somadores completos para a soma de 4 bits.

Ex:2 Conexão de subtractores completos para a soma de 4 bits.

18
Inversor Controlador

Um inversor controlador é necessário quando um somador é usado como um subtractor. Considerando

que uma subtracção não é nada mais que uma adição do complemento para dois do subtraendo ao
minuendo.

19
Somador-Subtractor

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